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 */
#ifndef _nbio_2_3_DEFAULT_HEADER
#define _nbio_2_3_DEFAULT_HEADER


// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
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// addressBlock: nbio_nbif0_bif_bx_SYSDEC
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// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
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#define mmEP_PCIE_STRAP_MISC2_DEFAULT                                            0x00000000
#define mmEP_PCIE_F0_DPA_CAP_DEFAULT                                             0x190a1000
#define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT                               0x000000f0
#define mmEP_PCIE_F0_DPA_CNTL_DEFAULT                                            0x00000100
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                               0x000000fa
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                               0x000000c8
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                               0x00000096
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                               0x00000064
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                               0x0000004b
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                               0x00000032
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                               0x00000019
#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                               0x0000000a
#define mmEP_PCIE_PME_CONTROL_DEFAULT                                            0x00000000
#define mmEP_PCIEP_RESERVED_DEFAULT                                              0x00000000
#define mmEP_PCIE_TX_CNTL_DEFAULT                                                0x00000000
#define mmEP_PCIE_TX_REQUESTER_ID_DEFAULT                                        0x00000000
#define mmEP_PCIE_ERR_CNTL_DEFAULT                                               0x00000500
#define mmEP_PCIE_RX_CNTL_DEFAULT                                                0x01000000
#define mmEP_PCIE_LC_SPEED_CNTL_DEFAULT                                          0x00000000


// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
#define mmDN_PCIE_RESERVED_DEFAULT                                               0x00000000
#define mmDN_PCIE_SCRATCH_DEFAULT                                                0x00000000
#define mmDN_PCIE_CNTL_DEFAULT                                                   0x00000000
#define mmDN_PCIE_CONFIG_CNTL_DEFAULT                                            0x00000000
#define mmDN_PCIE_RX_CNTL2_DEFAULT                                               0x00000000
#define mmDN_PCIE_BUS_CNTL_DEFAULT                                               0x00000080
#define mmDN_PCIE_CFG_CNTL_DEFAULT                                               0x00000000
#define mmDN_PCIE_STRAP_F0_DEFAULT                                               0x00000001
#define mmDN_PCIE_STRAP_MISC_DEFAULT                                             0x00000000
#define mmDN_PCIE_STRAP_MISC2_DEFAULT                                            0x00000000


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
#define mmPCIE_ERR_CNTL_DEFAULT                                                  0x00000500
#define mmPCIE_RX_CNTL_DEFAULT                                                   0x00000000
#define mmPCIE_LC_SPEED_CNTL_DEFAULT                                             0x00000000
#define mmPCIE_LC_CNTL2_DEFAULT                                                  0x00000000
#define mmPCIEP_STRAP_MISC_DEFAULT                                               0x00000000
#define mmLTR_MSG_INFO_FROM_EP_DEFAULT                                           0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975]
#define mmRCC_DEV0_EPF0_RCC_ERR_LOG_DEFAULT                                      0x00000000
#define mmRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_DEFAULT                             0x00000000
#define mmRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_DEFAULT                               0x00000000
#define mmRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_DEFAULT                              0x00000000
#define mmRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1
#define mmRCC_ERR_INT_CNTL_DEFAULT                                               0x00000000
#define mmRCC_BACO_CNTL_MISC_DEFAULT                                             0x00000000
#define mmRCC_RESET_EN_DEFAULT                                                   0x00008000
#define mmRCC_VDM_SUPPORT_DEFAULT                                                0x00000000
#define mmRCC_MARGIN_PARAM_CNTL0_DEFAULT                                         0x0a80a0df
#define mmRCC_MARGIN_PARAM_CNTL1_DEFAULT                                         0x0000f000
#define mmRCC_GPUIOV_REGION_DEFAULT                                              0x00000000
#define mmRCC_PEER_REG_RANGE0_DEFAULT                                            0xffff0000
#define mmRCC_PEER_REG_RANGE1_DEFAULT                                            0xffff0000
#define mmRCC_BUS_CNTL_DEFAULT                                                   0x00000000
#define mmRCC_CONFIG_CNTL_DEFAULT                                                0x00000000
#define mmRCC_CONFIG_F0_BASE_DEFAULT                                             0x00000000
#define mmRCC_CONFIG_APER_SIZE_DEFAULT                                           0x00000000
#define mmRCC_CONFIG_REG_APER_SIZE_DEFAULT                                       0x00000000
#define mmRCC_XDMA_LO_DEFAULT                                                    0x00000000
#define mmRCC_XDMA_HI_DEFAULT                                                    0x00000000
#define mmRCC_FEATURES_CONTROL_MISC_DEFAULT                                      0x00000000
#define mmRCC_BUSNUM_CNTL1_DEFAULT                                               0x00000000
#define mmRCC_BUSNUM_LIST0_DEFAULT                                               0x00000000
#define mmRCC_BUSNUM_LIST1_DEFAULT                                               0x00000000
#define mmRCC_BUSNUM_CNTL2_DEFAULT                                               0x00000000
#define mmRCC_CAPTURE_HOST_BUSNUM_DEFAULT                                        0x00000000
#define mmRCC_HOST_BUSNUM_DEFAULT                                                0x00000000
#define mmRCC_PEER0_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define mmRCC_PEER0_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define mmRCC_PEER1_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define mmRCC_PEER1_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define mmRCC_PEER2_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define mmRCC_PEER2_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define mmRCC_PEER3_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define mmRCC_PEER3_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define mmRCC_DEVFUNCNUM_LIST0_DEFAULT                                           0x00000000
#define mmRCC_DEVFUNCNUM_LIST1_DEFAULT                                           0x00000000
#define mmRCC_DEV0_LINK_CNTL_DEFAULT                                             0x00000000
#define mmRCC_CMN_LINK_CNTL_DEFAULT                                              0x00400000
#define mmRCC_EP_REQUESTERID_RESTORE_DEFAULT                                     0x00000000
#define mmRCC_LTR_LSWITCH_CNTL_DEFAULT                                           0x00000000
#define mmRCC_MH_ARB_CNTL_DEFAULT                                                0x00000000


// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
#define mmCC_BIF_BX_STRAP0_DEFAULT                                               0x00000000
#define mmCC_BIF_BX_PINSTRAP0_DEFAULT                                            0x00000000
#define mmBIF_MM_INDACCESS_CNTL_DEFAULT                                          0x00000000
#define mmBUS_CNTL_DEFAULT                                                       0x00000000
#define mmBIF_SCRATCH0_DEFAULT                                                   0x00000000
#define mmBIF_SCRATCH1_DEFAULT                                                   0x00000000
#define mmBX_RESET_EN_DEFAULT                                                    0x00010000
#define mmMM_CFGREGS_CNTL_DEFAULT                                                0x00000000
#define mmBX_RESET_CNTL_DEFAULT                                                  0x00000000
#define mmINTERRUPT_CNTL_DEFAULT                                                 0x00000000
#define mmINTERRUPT_CNTL2_DEFAULT                                                0x00000000
#define mmCLKREQB_PAD_CNTL_DEFAULT                                               0x000008e0
#define mmBIF_FEATURES_CONTROL_MISC_DEFAULT                                      0x00800000
#define mmBIF_DOORBELL_CNTL_DEFAULT                                              0x00000000
#define mmBIF_DOORBELL_INT_CNTL_DEFAULT                                          0x00000000
#define mmBIF_FB_EN_DEFAULT                                                      0x00000000
#define mmBIF_INTR_CNTL_DEFAULT                                                  0x00000000
#define mmBIF_MST_TRANS_PENDING_VF_DEFAULT                                       0x00000000
#define mmBIF_SLV_TRANS_PENDING_VF_DEFAULT                                       0x00000000
#define mmBACO_CNTL_DEFAULT                                                      0x00000000
#define mmBIF_BACO_EXIT_TIME0_DEFAULT                                            0x00000100
#define mmBIF_BACO_EXIT_TIMER1_DEFAULT                                           0x1c000200
#define mmBIF_BACO_EXIT_TIMER2_DEFAULT                                           0x00000300
#define mmBIF_BACO_EXIT_TIMER3_DEFAULT                                           0x00000500
#define mmBIF_BACO_EXIT_TIMER4_DEFAULT                                           0x00000400
#define mmMEM_TYPE_CNTL_DEFAULT                                                  0x00000000
#define mmNBIF_GFX_ADDR_LUT_CNTL_DEFAULT                                         0x00000000
#define mmNBIF_GFX_ADDR_LUT_0_DEFAULT                                            0x00000000
#define mmNBIF_GFX_ADDR_LUT_1_DEFAULT                                            0x00000001
#define mmNBIF_GFX_ADDR_LUT_2_DEFAULT                                            0x00000002
#define mmNBIF_GFX_ADDR_LUT_3_DEFAULT                                            0x00000003
#define mmNBIF_GFX_ADDR_LUT_4_DEFAULT                                            0x00000004
#define mmNBIF_GFX_ADDR_LUT_5_DEFAULT                                            0x00000005
#define mmNBIF_GFX_ADDR_LUT_6_DEFAULT                                            0x00000006
#define mmNBIF_GFX_ADDR_LUT_7_DEFAULT                                            0x00000007
#define mmNBIF_GFX_ADDR_LUT_8_DEFAULT                                            0x00000008
#define mmNBIF_GFX_ADDR_LUT_9_DEFAULT                                            0x00000009
#define mmNBIF_GFX_ADDR_LUT_10_DEFAULT                                           0x0000000a
#define mmNBIF_GFX_ADDR_LUT_11_DEFAULT                                           0x0000000b
#define mmNBIF_GFX_ADDR_LUT_12_DEFAULT                                           0x0000000c
#define mmNBIF_GFX_ADDR_LUT_13_DEFAULT                                           0x0000000d
#define mmNBIF_GFX_ADDR_LUT_14_DEFAULT                                           0x0000000e
#define mmNBIF_GFX_ADDR_LUT_15_DEFAULT                                           0x0000000f
#define mmREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT                                       0x0000385c
#define mmREMAP_HDP_REG_FLUSH_CNTL_DEFAULT                                       0x00003858
#define mmBIF_RB_CNTL_DEFAULT                                                    0x00000000
#define mmBIF_RB_BASE_DEFAULT                                                    0x00000000
#define mmBIF_RB_RPTR_DEFAULT                                                    0x00000000
#define mmBIF_RB_WPTR_DEFAULT                                                    0x00000000
#define mmBIF_RB_WPTR_ADDR_HI_DEFAULT                                            0x00000000
#define mmBIF_RB_WPTR_ADDR_LO_DEFAULT                                            0x00000000
#define mmMAILBOX_INDEX_DEFAULT                                                  0x00000000
#define mmBIF_MP1_INTR_CTRL_DEFAULT                                              0x00000000
#define mmBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT                                        0x00000008
#define mmBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT                                        0x00000008
#define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT                                   0x00000008
#define mmBIF_PERSTB_PAD_CNTL_DEFAULT                                            0x000000c0
#define mmBIF_PX_EN_PAD_CNTL_DEFAULT                                             0x00000031
#define mmBIF_REFPADKIN_PAD_CNTL_DEFAULT                                         0x00000007
#define mmBIF_CLKREQB_PAD_CNTL_DEFAULT                                           0x00600100
#define mmBIF_PWRBRK_PAD_CNTL_DEFAULT                                            0x00000071
#define mmBIF_WAKEB_PAD_CNTL_DEFAULT                                             0x00000031
#define mmBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT                                      0x0000000d


// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
#define mmBIF_BX_PF_BIF_BME_STATUS_DEFAULT                                       0x00000000
#define mmBIF_BX_PF_BIF_ATOMIC_ERR_LOG_DEFAULT                                   0x00000000
#define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT                 0x00000000
#define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT                  0x00000000
#define mmBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT                      0x00000100
#define mmBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT                         0x00000000
#define mmBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT                         0x00000000
#define mmBIF_BX_PF_GPU_HDP_FLUSH_REQ_DEFAULT                                    0x00000000
#define mmBIF_BX_PF_GPU_HDP_FLUSH_DONE_DEFAULT                                   0x00000000
#define mmBIF_BX_PF_BIF_TRANS_PENDING_DEFAULT                                    0x00000000
#define mmBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT                             0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                               0x00000000
#define mmBIF_BX_PF_MAILBOX_CONTROL_DEFAULT                                      0x00000000
#define mmBIF_BX_PF_MAILBOX_INT_CNTL_DEFAULT                                     0x00000000
#define mmBIF_BX_PF_BIF_VMHV_MAILBOX_DEFAULT                                     0x00000000


// addressBlock: nbio_nbif0_gdc_GDCDEC
#define mmA2S_CNTL_CL0_DEFAULT                                                   0x02a80540
#define mmA2S_CNTL_CL1_DEFAULT                                                   0x02a825a0
#define mmA2S_CNTL3_CL0_DEFAULT                                                  0x00000000
#define mmA2S_CNTL3_CL1_DEFAULT                                                  0x00000008
#define mmA2S_CNTL_SW0_DEFAULT                                                   0x04040000
#define mmA2S_CNTL_SW1_DEFAULT                                                   0x04040200
#define mmA2S_CNTL_SW2_DEFAULT                                                   0x04040200
#define mmA2S_CPLBUF_ALLOC_CNTL_DEFAULT                                          0x11100001
#define mmA2S_TAG_ALLOC_0_DEFAULT                                                0x00000000
#define mmA2S_TAG_ALLOC_1_DEFAULT                                                0x00000000
#define mmA2S_MISC_CNTL_DEFAULT                                                  0x0005000b
#define mmNGDC_SDP_PORT_CTRL_DEFAULT                                             0x0000003f
#define mmSHUB_REGS_IF_CTL_DEFAULT                                               0x00000000
#define mmNGDC_MGCG_CTRL_DEFAULT                                                 0x00000100
#define mmNGDC_RESERVED_0_DEFAULT                                                0x00000000
#define mmNGDC_RESERVED_1_DEFAULT                                                0x00000000
#define mmNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT                                      0x0000003f
#define mmBIF_SDMA0_DOORBELL_RANGE_DEFAULT                                       0x00000000
#define mmBIF_SDMA1_DOORBELL_RANGE_DEFAULT                                       0x00000000
#define mmBIF_IH_DOORBELL_RANGE_DEFAULT                                          0x00000000
#define mmBIF_MMSCH0_DOORBELL_RANGE_DEFAULT                                      0x00000000
#define mmBIF_ACV_DOORBELL_RANGE_DEFAULT                                         0x00000000
#define mmBIF_DOORBELL_FENCE_CNTL_DEFAULT                                        0x00000000
#define mmS2A_MISC_CNTL_DEFAULT                                                  0x00000000
#define mmNGDC_PG_MISC_CTRL_DEFAULT                                              0x14006000
#define mmNGDC_PGMST_CTRL_DEFAULT                                                0x00000000
#define mmNGDC_PGSLV_CTRL_DEFAULT                                                0x00001084


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT                           0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT0_CONTROL_DEFAULT                            0x00000001
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_LO_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_ADDR_HI_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_MSG_DATA_DEFAULT                           0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT1_CONTROL_DEFAULT                            0x00000001
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_LO_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_ADDR_HI_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_MSG_DATA_DEFAULT                           0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT2_CONTROL_DEFAULT                            0x00000001
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_LO_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_ADDR_HI_DEFAULT                            0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_MSG_DATA_DEFAULT                           0x00000000
#define mmRCC_DEV0_EPF0_GFXMSIX_VECT3_CONTROL_DEFAULT                            0x00000001
#define mmRCC_DEV0_EPF0_GFXMSIX_PBA_DEFAULT                                      0x00000000


// addressBlock: nbio_pcie0_pswuscfg0_cfgdecp
#define cfgPSWUSCFG0_0_VENDOR_ID_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_0_DEVICE_ID_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_0_COMMAND_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_0_STATUS_DEFAULT                                             0x00000000
#define cfgPSWUSCFG0_0_REVISION_ID_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_0_PROG_INTERFACE_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_SUB_CLASS_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_0_BASE_CLASS_DEFAULT                                         0x00000000
#define cfgPSWUSCFG0_0_CACHE_LINE_DEFAULT                                         0x00000000
#define cfgPSWUSCFG0_0_LATENCY_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_0_HEADER_DEFAULT                                             0x00000000
#define cfgPSWUSCFG0_0_BIST_DEFAULT                                               0x00000000
#define cfgPSWUSCFG0_0_SUB_BUS_NUMBER_LATENCY_DEFAULT                             0x00000000
#define cfgPSWUSCFG0_0_IO_BASE_LIMIT_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_SECONDARY_STATUS_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_0_MEM_BASE_LIMIT_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_PREF_BASE_LIMIT_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_PREF_BASE_UPPER_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_PREF_LIMIT_UPPER_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_0_IO_BASE_LIMIT_HI_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_0_CAP_PTR_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_0_ROM_BASE_ADDR_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_INTERRUPT_LINE_DEFAULT                                     0x000000ff
#define cfgPSWUSCFG0_0_INTERRUPT_PIN_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_IRQ_BRIDGE_CNTL_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_EXT_BRIDGE_CNTL_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_VENDOR_CAP_LIST_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_ADAPTER_ID_W_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PMI_CAP_LIST_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PMI_CAP_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_0_PMI_STATUS_CNTL_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_PCIE_CAP_LIST_DEFAULT                                      0x0000a000
#define cfgPSWUSCFG0_0_PCIE_CAP_DEFAULT                                           0x00000002
#define cfgPSWUSCFG0_0_DEVICE_CAP_DEFAULT                                         0x00000000
#define cfgPSWUSCFG0_0_DEVICE_CNTL_DEFAULT                                        0x00002910
#define cfgPSWUSCFG0_0_DEVICE_STATUS_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_LINK_CAP_DEFAULT                                           0x00011c04
#define cfgPSWUSCFG0_0_LINK_CNTL_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_0_LINK_STATUS_DEFAULT                                        0x00000001
#define cfgPSWUSCFG0_0_DEVICE_CAP2_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_0_DEVICE_CNTL2_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_DEVICE_STATUS2_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_LINK_CAP2_DEFAULT                                          0x0000001e
#define cfgPSWUSCFG0_0_LINK_CNTL2_DEFAULT                                         0x00000004
#define cfgPSWUSCFG0_0_LINK_STATUS2_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_MSI_CAP_LIST_DEFAULT                                       0x0000c000
#define cfgPSWUSCFG0_0_MSI_MSG_CNTL_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_MSI_MSG_ADDR_LO_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_MSI_MSG_ADDR_HI_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_MSI_MSG_DATA_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_MSI_MSG_DATA_64_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_SSID_CAP_LIST_DEFAULT                                      0x0000c800
#define cfgPSWUSCFG0_0_SSID_CAP_DEFAULT                                           0x00000000
#define cfgPSWUSCFG0_0_MSI_MAP_CAP_LIST_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_0_MSI_MAP_CAP_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT                  0x11000000
#define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                           0x00000000
#define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_VC_ENH_CAP_LIST_DEFAULT                               0x14000000
#define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG1_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_PORT_VC_CAP_REG2_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_PORT_VC_CNTL_DEFAULT                                  0x00000000
#define cfgPSWUSCFG0_0_PCIE_PORT_VC_STATUS_DEFAULT                                0x00000000
#define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CAP_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_CNTL_DEFAULT                             0x000000fe
#define cfgPSWUSCFG0_0_PCIE_VC0_RESOURCE_STATUS_DEFAULT                           0x00000002
#define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CAP_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_CNTL_DEFAULT                             0x00000000
#define cfgPSWUSCFG0_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT                           0x00000002
#define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT                   0x15000000
#define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT                            0x00000000
#define cfgPSWUSCFG0_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                            0x00000000
#define cfgPSWUSCFG0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT                      0x27020000
#define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                             0x00000000
#define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_MASK_DEFAULT                               0x04400000
#define cfgPSWUSCFG0_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                           0x00440010
#define cfgPSWUSCFG0_0_PCIE_CORR_ERR_STATUS_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_CORR_ERR_MASK_DEFAULT                                 0x00006000
#define cfgPSWUSCFG0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_0_PCIE_HDR_LOG0_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_HDR_LOG1_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_HDR_LOG2_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_HDR_LOG3_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT                        0x2a000000
#define cfgPSWUSCFG0_0_PCIE_LINK_CNTL3_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_PCIE_LANE_ERROR_STATUS_DEFAULT                             0x00000000
#define cfgPSWUSCFG0_0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT                     0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT                     0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT                     0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT                     0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT                     0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT                     0x00007f7f
#define cfgPSWUSCFG0_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT                              0x2f000000
#define cfgPSWUSCFG0_0_PCIE_ACS_CAP_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_ACS_CNTL_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_ENH_CAP_LIST_DEFAULT                               0x32000000
#define cfgPSWUSCFG0_0_PCIE_MC_CAP_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_CNTL_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_ADDR0_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_ADDR1_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_RCV0_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_RCV1_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL0_DEFAULT                                 0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_ALL1_DEFAULT                                 0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_OVERLAY_BAR0_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_MC_OVERLAY_BAR1_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT                              0x32800000
#define cfgPSWUSCFG0_0_PCIE_LTR_CAP_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                              0x38000000
#define cfgPSWUSCFG0_0_PCIE_ARI_CAP_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_0_PCIE_ARI_CNTL_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT                            0x3c400000
#define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CAP_DEFAULT                                 0x00000000
#define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CNTL_DEFAULT                                0x00000000
#define cfgPSWUSCFG0_0_PCIE_L1_PM_SUB_CNTL2_DEFAULT                               0x00000028
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_LIST_DEFAULT                                  0x40000000
#define cfgPSWUSCFG0_0_PCIE_ESM_HEADER_1_DEFAULT                                  0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_HEADER_2_DEFAULT                                  0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_STATUS_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CTRL_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_1_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_2_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_3_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_4_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_5_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_0_PCIE_ESM_CAP_6_DEFAULT                                     0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_CAP_DEFAULT                                   0x00000012
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#define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_DEFAULT                                0x00000001
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#define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_LINK_CAP2_DEFAULT                                  0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_0_LINK_CNTL2_DEFAULT                                 0x00000004
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#define cfgBIF_CFG_DEV0_EPF0_0_MSI_MASK_64_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                    0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                      0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT                      0x24000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT               0x25000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS_DEFAULT                            0x00000100
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS_DEFAULT                     0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                      0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT                 0x2d000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT                    0x2f000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT_DEFAULT                           0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT              0x20020000
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK_DEFAULT                         0x00006000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT                      0x24000000
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL_DEFAULT                             0x00000020
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT               0x25000000
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS_DEFAULT                            0x00000100
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS_DEFAULT                     0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT              0x00007f00
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT                      0x2b000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                      0x2c000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT                 0x2d000000
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS_DEFAULT                       0x00000100
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT                    0x2f000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_DEFAULT                             0x00001000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST_DEFAULT                       0x32000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST_DEFAULT                      0x32800000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                      0x33000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT                    0x37000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT                0x00000001
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT 0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                 0x40000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST_DEFAULT                      0x41010025
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#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT                 0x44010026
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#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT_DEFAULT                           0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_SBRN_DEFAULT                                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_FLADJ_DEFAULT                                      0x00000020
#define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS_DEFAULT                                0x00000001
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#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2_DEFAULT                                  0x0000001e
#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_DEFAULT                                 0x00000004
#define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_DEFAULT                               0x00000001
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_DEFAULT                               0x0000c000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_DEFAULT                               0x00000082
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT          0x11000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT              0x20020000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK_DEFAULT                       0x00400000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                   0x00440010
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK_DEFAULT                         0x00006000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST_DEFAULT                      0x24000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL_DEFAULT                             0x00000020
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT               0x25000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST_DEFAULT                      0x27000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_DEFAULT                            0x00000100
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_DEFAULT                      0x2b000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST_DEFAULT                    0x2f000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP_DEFAULT                             0x00001000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                      0x33000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                 0x40000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_REQR_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_0_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_1_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_3_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_4_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_5_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_6_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_7_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_8_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_9_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_10_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_11_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_12_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_13_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_14_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_15_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_16_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_17_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_18_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_19_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_20_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_21_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_22_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_23_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_24_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_25_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_26_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_27_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_28_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_29_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_30_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_31_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_32_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_33_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_34_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_35_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_36_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_37_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_38_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_39_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_40_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_41_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_42_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_43_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_44_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_45_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_46_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_47_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_48_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_49_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_50_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_51_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_52_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_53_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_54_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_55_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_56_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_57_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_58_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_59_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_60_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_61_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_62_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TPH_ST_TABLE_63_DEFAULT                       0x00000000


// addressBlock: nbio_nbif0_gdc_GDCDEC
#define smnA2S_CNTL_CL0_DEFAULT                                                   0x02a80540
#define smnA2S_CNTL_CL1_DEFAULT                                                   0x02a825a0
#define smnA2S_CNTL3_CL0_DEFAULT                                                  0x00000000
#define smnA2S_CNTL3_CL1_DEFAULT                                                  0x00000008
#define smnA2S_CNTL_SW0_DEFAULT                                                   0x04040000
#define smnA2S_CNTL_SW1_DEFAULT                                                   0x04040200
#define smnA2S_CNTL_SW2_DEFAULT                                                   0x04040200
#define smnA2S_CPLBUF_ALLOC_CNTL_DEFAULT                                          0x11100001
#define smnA2S_TAG_ALLOC_0_DEFAULT                                                0x00000000
#define smnA2S_TAG_ALLOC_1_DEFAULT                                                0x00000000
#define smnA2S_MISC_CNTL_DEFAULT                                                  0x0005000b
#define smnNGDC_SDP_PORT_CTRL_DEFAULT                                             0x0000003f
#define smnSHUB_REGS_IF_CTL_DEFAULT                                               0x00000000
#define smnNGDC_MGCG_CTRL_DEFAULT                                                 0x00000100
#define smnNGDC_RESERVED_0_DEFAULT                                                0x00000000
#define smnNGDC_RESERVED_1_DEFAULT                                                0x00000000
#define smnNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT                                      0x0000003f
#define smnBIF_SDMA0_DOORBELL_RANGE_DEFAULT                                       0x00000000
#define smnBIF_SDMA1_DOORBELL_RANGE_DEFAULT                                       0x00000000
#define smnBIF_IH_DOORBELL_RANGE_DEFAULT                                          0x00000000
#define smnBIF_MMSCH0_DOORBELL_RANGE_DEFAULT                                      0x00000000
#define smnBIF_ACV_DOORBELL_RANGE_DEFAULT                                         0x00000000
#define smnBIF_DOORBELL_FENCE_CNTL_DEFAULT                                        0x00000000
#define smnS2A_MISC_CNTL_DEFAULT                                                  0x00000000
#define smnNGDC_PG_MISC_CTRL_DEFAULT                                              0x14006000
#define smnNGDC_PGMST_CTRL_DEFAULT                                                0x00000000
#define smnNGDC_PGSLV_CTRL_DEFAULT                                                0x00001084


// addressBlock: nbio_nbif0_syshub_mmreg_syshubdirect
#define smnSYSHUB_DS_CTRL_SOCCLK_DEFAULT                                          0x00000000
#define smnSYSHUB_DS_CTRL2_SOCCLK_DEFAULT                                         0x00000100
#define smnSYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK_DEFAULT                       0x00000000
#define smnSYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK_DEFAULT                          0x00000000
#define smnSYSHUB_TRANS_IDLE_SOCCLK_DEFAULT                                       0x00000000
#define smnSYSHUB_HP_TIMER_SOCCLK_DEFAULT                                         0x00000100
#define smnSYSHUB_MGCG_CTRL_SOCCLK_DEFAULT                                        0x00000100
#define smnSYSHUB_CPF_DOORBELL_RS_RESET_SOCCLK_DEFAULT                            0x00000000
#define smnSYSHUB_SCRATCH_SOCCLK_DEFAULT                                          0x00000040
#define smnSYSHUB_CL_MASK_SOCCLK_DEFAULT                                          0x00000000
#define smnSYSHUB_HANG_CNTL_SOCCLK_DEFAULT                                        0x00000000
#define smnHST_CLK0_SW0_CL0_CNTL_DEFAULT                                          0x00000000
#define smnHST_CLK0_SW0_CL1_CNTL_DEFAULT                                          0x00000000
#define smnHST_CLK0_SW0_CL2_CNTL_DEFAULT                                          0x00000000
#define smnHST_CLK0_SW1_CL0_CNTL_DEFAULT                                          0x00000000
#define smnHST_CLK0_SW1_CL1_CNTL_DEFAULT                                          0x00000000
#define smnHST_CLK0_SW1_CL2_CNTL_DEFAULT                                          0x00000000
#define smnDMA_CLK0_SW0_SYSHUB_QOS_CNTL_DEFAULT                                   0x0000001e
#define smnDMA_CLK0_SW0_CL0_CNTL_DEFAULT                                          0x20200000
#define smnDMA_CLK0_SW0_CL1_CNTL_DEFAULT                                          0x20200000
#define smnSYSHUB_DS_CTRL_SHUBCLK_DEFAULT                                         0x00000000
#define smnSYSHUB_DS_CTRL2_SHUBCLK_DEFAULT                                        0x00000100
#define smnSYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK_DEFAULT                      0x00000000
#define smnSYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK_DEFAULT                         0x00000000
#define smnSYSHUB_MGCG_CTRL_SHUBCLK_DEFAULT                                       0x00000100
#define smnSYSHUB_SCRATCH_SHUBCLK_DEFAULT                                         0x00000040
#define smnSYSHUB_SELECT_SHUBCLK_DEFAULT                                          0x00000000
#define smnSYSHUB_SCRATCH_LCLK_DEFAULT                                            0x00000040
#define smnNIC400_0_ASIB_0_FN_MOD_DEFAULT                                         0x00000000
#define smnNIC400_0_AMIB_0_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_0_AMIB_1_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_0_AMIB_2_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_0_IB_0_FN_MOD_DEFAULT                                           0x00000000
#define smnNIC400_1_ASIB_0_FN_MOD_DEFAULT                                         0x00000000
#define smnNIC400_1_AMIB_0_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_1_AMIB_1_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_1_AMIB_2_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_1_IB_0_FN_MOD_DEFAULT                                           0x00000000
#define smnNIC400_2_AMIB_0_FN_MOD_BM_ISS_DEFAULT                                  0x00000000
#define smnNIC400_2_ASIB_0_FN_MOD_DEFAULT                                         0x00000000
#define smnNIC400_2_ASIB_0_QOS_CNTL_DEFAULT                                       0x00000000
#define smnNIC400_2_ASIB_0_MAX_OT_DEFAULT                                         0x00000000
#define smnNIC400_2_ASIB_0_MAX_COMB_OT_DEFAULT                                    0x00000000
#define smnNIC400_2_ASIB_0_AW_P_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_0_AW_B_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_0_AW_R_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_0_AR_P_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_0_AR_B_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_0_AR_R_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_0_TARGET_FC_DEFAULT                                      0x00000000
#define smnNIC400_2_ASIB_0_KI_FC_DEFAULT                                          0x00000000
#define smnNIC400_2_ASIB_0_QOS_RANGE_DEFAULT                                      0x00000000
#define smnNIC400_2_ASIB_1_FN_MOD_DEFAULT                                         0x00000000
#define smnNIC400_2_ASIB_1_QOS_CNTL_DEFAULT                                       0x00000000
#define smnNIC400_2_ASIB_1_MAX_OT_DEFAULT                                         0x00000000
#define smnNIC400_2_ASIB_1_MAX_COMB_OT_DEFAULT                                    0x00000000
#define smnNIC400_2_ASIB_1_AW_P_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_1_AW_B_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_1_AW_R_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_1_AR_P_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_1_AR_B_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_1_AR_R_DEFAULT                                           0x00000000
#define smnNIC400_2_ASIB_1_TARGET_FC_DEFAULT                                      0x00000000
#define smnNIC400_2_ASIB_1_KI_FC_DEFAULT                                          0x00000000
#define smnNIC400_2_ASIB_1_QOS_RANGE_DEFAULT                                      0x00000000
#define smnNIC400_2_IB_0_FN_MOD_DEFAULT                                           0x00000000


// addressBlock: nbio_nbif0_nbif_sion_SIONDEC
#define smnSION_CL0_RdRsp_BurstTarget_REG0_DEFAULT                                0x00000000
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#define smnIO_BASE_LIMIT_DEFAULT                                                  0x00000000
#define smnSECONDARY_STATUS_DEFAULT                                               0x00000000
#define smnMEM_BASE_LIMIT_DEFAULT                                                 0x00000000
#define smnPREF_BASE_LIMIT_DEFAULT                                                0x00000000
#define smnPREF_BASE_UPPER_DEFAULT                                                0x00000000
#define smnPREF_LIMIT_UPPER_DEFAULT                                               0x00000000
#define smnIO_BASE_LIMIT_HI_DEFAULT                                               0x00000000
#define smnBIF_CFG_DEV0_SWDS_CAP_PTR_DEFAULT                                      0x00000000
#define smnBIF_CFG_DEV0_SWDS_ROM_BASE_ADDR_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_INTERRUPT_LINE_DEFAULT                               0x000000ff
#define smnBIF_CFG_DEV0_SWDS_INTERRUPT_PIN_DEFAULT                                0x00000000
#define smnIRQ_BRIDGE_CNTL_DEFAULT                                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_PMI_CAP_LIST_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_SWDS_PMI_CAP_DEFAULT                                      0x0000c800
#define smnBIF_CFG_DEV0_SWDS_PMI_STATUS_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_CAP_LIST_DEFAULT                                0x0000a000
#define smnBIF_CFG_DEV0_SWDS_PCIE_CAP_DEFAULT                                     0x00000062
#define smnBIF_CFG_DEV0_SWDS_DEVICE_CAP_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_SWDS_DEVICE_CNTL_DEFAULT                                  0x00002810
#define smnBIF_CFG_DEV0_SWDS_DEVICE_STATUS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LINK_CAP_DEFAULT                                     0x00000d04
#define smnBIF_CFG_DEV0_SWDS_LINK_CNTL_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_SWDS_LINK_STATUS_DEFAULT                                  0x00002001
#define smnSLOT_CAP_DEFAULT                                                       0x00000000
#define smnSLOT_CNTL_DEFAULT                                                      0x00000000
#define smnSLOT_STATUS_DEFAULT                                                    0x00000000
#define smnBIF_CFG_DEV0_SWDS_DEVICE_CAP2_DEFAULT                                  0x00010000
#define smnBIF_CFG_DEV0_SWDS_DEVICE_CNTL2_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_SWDS_DEVICE_STATUS2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_SWDS_LINK_CAP2_DEFAULT                                    0x0000001e
#define smnBIF_CFG_DEV0_SWDS_LINK_CNTL2_DEFAULT                                   0x00000004
#define smnBIF_CFG_DEV0_SWDS_LINK_STATUS2_DEFAULT                                 0x00000000
#define smnSLOT_CAP2_DEFAULT                                                      0x00000000
#define smnSLOT_CNTL2_DEFAULT                                                     0x00000000
#define smnSLOT_STATUS2_DEFAULT                                                   0x00000000
#define smnBIF_CFG_DEV0_SWDS_MSI_CAP_LIST_DEFAULT                                 0x0000c000
#define smnBIF_CFG_DEV0_SWDS_MSI_MSG_CNTL_DEFAULT                                 0x00000080
#define smnBIF_CFG_DEV0_SWDS_MSI_MSG_ADDR_LO_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_SWDS_MSI_MSG_ADDR_HI_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_SWDS_MSI_MSG_DATA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_SWDS_MSI_MSG_DATA_64_DEFAULT                              0x00000000
#define smnSSID_CAP_LIST_DEFAULT                                                  0x00000000
#define smnSSID_CAP_DEFAULT                                                       0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT            0x11000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC1_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VENDOR_SPECIFIC2_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC_ENH_CAP_LIST_DEFAULT                         0x14000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_CAP_REG1_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_CAP_REG2_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_PORT_VC_STATUS_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC0_RESOURCE_CAP_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC0_RESOURCE_CNTL_DEFAULT                       0x000000fe
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC0_RESOURCE_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC1_RESOURCE_CAP_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC1_RESOURCE_CNTL_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_VC1_RESOURCE_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT             0x15000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT                0x20020000
#define smnBIF_CFG_DEV0_SWDS_PCIE_UNCORR_ERR_STATUS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_UNCORR_ERR_MASK_DEFAULT                         0x00400000
#define smnBIF_CFG_DEV0_SWDS_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                     0x00440010
#define smnBIF_CFG_DEV0_SWDS_PCIE_CORR_ERR_STATUS_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_CORR_ERR_MASK_DEFAULT                           0x00006000
#define smnBIF_CFG_DEV0_SWDS_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG2_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_HDR_LOG3_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG0_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG1_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG2_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_TLP_PREFIX_LOG3_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT                  0x2a000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_LINK_CNTL3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_ERROR_STATUS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT                0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT               0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT               0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT               0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT               0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT               0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT               0x00007f7f
#define smnBIF_CFG_DEV0_SWDS_PCIE_ACS_ENH_CAP_LIST_DEFAULT                        0x2f000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_ACS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_ACS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_DLF_ENH_CAP_LIST_DEFAULT                        0x41000000
#define smnBIF_CFG_DEV0_SWDS_DATA_LINK_FEATURE_CAP_DEFAULT                        0x00000001
#define smnBIF_CFG_DEV0_SWDS_DATA_LINK_FEATURE_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_SWDS_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT                   0x44000000
#define smnBIF_CFG_DEV0_SWDS_LINK_CAP_16GT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LINK_CNTL_16GT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_SWDS_LINK_STATUS_16GT_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_SWDS_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT            0x00000000
#define smnBIF_CFG_DEV0_SWDS_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT             0x00000000
#define smnBIF_CFG_DEV0_SWDS_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT             0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_2_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_5_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_SWDS_LANE_8_EQUALIZATION_CNTL_16GT_DEFAULT                0x00000000
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#define smnBIF_CFG_DEV0_SWDS_PCIE_MARGINING_ENH_CAP_LIST_DEFAULT                  0x4c000000
#define smnBIF_CFG_DEV0_SWDS_MARGINING_PORT_CAP_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_SWDS_MARGINING_PORT_STATUS_DEFAULT                        0x00000000
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#define smnPCIE_INDEX2_DEFAULT                                                    0x00000000
#define smnPCIE_DATA2_DEFAULT                                                     0x00000000
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#define smnBIOS_SCRATCH_0_DEFAULT                                                 0x00000000
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#define smnBIOS_SCRATCH_9_DEFAULT                                                 0x00000000
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#define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP4_DEFAULT                                0x1f000000
#define smnRCC_STRAP0_RCC_DEV0_EPF0_STRAP5_DEFAULT                                0x00001002
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#define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP11_DEFAULT                               0x00000000
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#define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP13_DEFAULT                               0x00000000
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#define smnRCC_STRAP0_RCC_DEV0_EPF1_STRAP7_DEFAULT                                0x00000000


// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
#define smnRCC_EP_DEV0_0_EP_PCIE_SCRATCH_DEFAULT                                  0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_CNTL_DEFAULT                                     0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_DEFAULT                                 0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_DEFAULT                               0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_DEFAULT                                 0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_DEFAULT                                 0x00000080
#define smnRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_DEFAULT                                 0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_DEFAULT                              0x00007468
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                               0x000000fa
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                               0x000000c8
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                               0x00000096
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                               0x00000064
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                               0x0000004b
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                               0x00000032
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                               0x00000019
#define smnPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                               0x0000000a
#define smnRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC_DEFAULT                               0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_STRAP_MISC2_DEFAULT                              0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_DEFAULT                               0x190a1000
#define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT                 0x000000f0
#define smnRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_DEFAULT                              0x00000100
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                 0x000000fa
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                 0x000000c8
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                 0x00000096
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                 0x00000064
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                 0x0000004b
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                 0x00000032
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                 0x00000019
#define smnRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                 0x0000000a
#define smnRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_DEFAULT                              0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIEP_RESERVED_DEFAULT                                0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_DEFAULT                                  0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_DEFAULT                          0x00000000
#define smnRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_DEFAULT                                 0x00000500
#define smnRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_DEFAULT                                  0x01000000
#define smnRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
#define smnRCC_DWN_DEV0_0_DN_PCIE_RESERVED_DEFAULT                                0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_DEFAULT                                 0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_CNTL_DEFAULT                                    0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_DEFAULT                             0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_DEFAULT                                0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_DEFAULT                                0x00000080
#define smnRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_DEFAULT                                0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_F0_DEFAULT                                0x00000001
#define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC_DEFAULT                              0x00000000
#define smnRCC_DWN_DEV0_0_DN_PCIE_STRAP_MISC2_DEFAULT                             0x00000000


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
#define smnRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_DEFAULT                                  0x00000500
#define smnRCC_DWNP_DEV0_0_PCIE_RX_CNTL_DEFAULT                                   0x00000000
#define smnRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_DEFAULT                             0x00000000
#define smnRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_DEFAULT                                  0x00000000
#define smnRCC_DWNP_DEV0_0_PCIEP_STRAP_MISC_DEFAULT                               0x00000000
#define smnRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1
#define smnRCC_ERR_INT_CNTL_DEFAULT                                               0x00000000
#define smnRCC_BACO_CNTL_MISC_DEFAULT                                             0x00000000
#define smnRCC_RESET_EN_DEFAULT                                                   0x00008000
#define smnRCC_DEV0_0_RCC_VDM_SUPPORT_DEFAULT                                     0x00000000
#define smnRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL0_DEFAULT                              0x0a80a0df
#define smnRCC_DEV0_0_RCC_MARGIN_PARAM_CNTL1_DEFAULT                              0x0000f000
#define smnRCC_GPUIOV_REGION_DEFAULT                                              0x00000000
#define smnRCC_PEER_REG_RANGE0_DEFAULT                                            0xffff0000
#define smnRCC_PEER_REG_RANGE1_DEFAULT                                            0xffff0000
#define smnRCC_DEV0_0_RCC_BUS_CNTL_DEFAULT                                        0x00000000
#define smnRCC_CONFIG_CNTL_DEFAULT                                                0x00000000
#define smnRCC_CONFIG_F0_BASE_DEFAULT                                             0x00000000
#define smnRCC_CONFIG_APER_SIZE_DEFAULT                                           0x00000000
#define smnRCC_CONFIG_REG_APER_SIZE_DEFAULT                                       0x00000000
#define smnRCC_XDMA_LO_DEFAULT                                                    0x00000000
#define smnRCC_XDMA_HI_DEFAULT                                                    0x00000000
#define smnRCC_DEV0_0_RCC_FEATURES_CONTROL_MISC_DEFAULT                           0x00000000
#define smnRCC_BUSNUM_CNTL1_DEFAULT                                               0x00000000
#define smnRCC_BUSNUM_LIST0_DEFAULT                                               0x00000000
#define smnRCC_BUSNUM_LIST1_DEFAULT                                               0x00000000
#define smnRCC_BUSNUM_CNTL2_DEFAULT                                               0x00000000
#define smnRCC_CAPTURE_HOST_BUSNUM_DEFAULT                                        0x00000000
#define smnRCC_HOST_BUSNUM_DEFAULT                                                0x00000000
#define smnRCC_PEER0_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define smnRCC_PEER0_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define smnRCC_PEER1_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define smnRCC_PEER1_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define smnRCC_PEER2_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define smnRCC_PEER2_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define smnRCC_PEER3_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define smnRCC_PEER3_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define smnRCC_DEVFUNCNUM_LIST0_DEFAULT                                           0x00000000
#define smnRCC_DEVFUNCNUM_LIST1_DEFAULT                                           0x00000000
#define smnRCC_DEV0_0_RCC_DEV0_LINK_CNTL_DEFAULT                                  0x00000000
#define smnRCC_DEV0_0_RCC_CMN_LINK_CNTL_DEFAULT                                   0x00400000
#define smnRCC_DEV0_0_RCC_EP_REQUESTERID_RESTORE_DEFAULT                          0x00000000
#define smnRCC_DEV0_0_RCC_LTR_LSWITCH_CNTL_DEFAULT                                0x00000000
#define smnRCC_DEV0_0_RCC_MH_ARB_CNTL_DEFAULT                                     0x00000000


// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
#define smnCC_BIF_BX_STRAP0_DEFAULT                                               0x00000000
#define smnCC_BIF_BX_PINSTRAP0_DEFAULT                                            0x00000000
#define smnBIF_MM_INDACCESS_CNTL_DEFAULT                                          0x00000000
#define smnBUS_CNTL_DEFAULT                                                       0x00000000
#define smnBIF_SCRATCH0_DEFAULT                                                   0x00000000
#define smnBIF_SCRATCH1_DEFAULT                                                   0x00000000
#define smnBX_RESET_EN_DEFAULT                                                    0x00010000
#define smnMM_CFGREGS_CNTL_DEFAULT                                                0x00000000
#define smnBX_RESET_CNTL_DEFAULT                                                  0x00000000
#define smnINTERRUPT_CNTL_DEFAULT                                                 0x00000000
#define smnINTERRUPT_CNTL2_DEFAULT                                                0x00000000
#define smnCLKREQB_PAD_CNTL_DEFAULT                                               0x000008e0
#define smnBIF_FEATURES_CONTROL_MISC_DEFAULT                                      0x00800000
#define smnBIF_DOORBELL_CNTL_DEFAULT                                              0x00000000
#define smnBIF_DOORBELL_INT_CNTL_DEFAULT                                          0x00000000
#define smnBIF_FB_EN_DEFAULT                                                      0x00000000
#define smnBIF_INTR_CNTL_DEFAULT                                                  0x00000000
#define smnBIF_MST_TRANS_PENDING_VF_DEFAULT                                       0x00000000
#define smnBIF_SLV_TRANS_PENDING_VF_DEFAULT                                       0x00000000
#define smnBACO_CNTL_DEFAULT                                                      0x00000000
#define smnBIF_BACO_EXIT_TIME0_DEFAULT                                            0x00000100
#define smnBIF_BACO_EXIT_TIMER1_DEFAULT                                           0x1c000200
#define smnBIF_BACO_EXIT_TIMER2_DEFAULT                                           0x00000300
#define smnBIF_BACO_EXIT_TIMER3_DEFAULT                                           0x00000500
#define smnBIF_BACO_EXIT_TIMER4_DEFAULT                                           0x00000400
#define smnMEM_TYPE_CNTL_DEFAULT                                                  0x00000000
#define smnNBIF_GFX_ADDR_LUT_CNTL_DEFAULT                                         0x00000000
#define smnNBIF_GFX_ADDR_LUT_0_DEFAULT                                            0x00000000
#define smnNBIF_GFX_ADDR_LUT_1_DEFAULT                                            0x00000001
#define smnNBIF_GFX_ADDR_LUT_2_DEFAULT                                            0x00000002
#define smnNBIF_GFX_ADDR_LUT_3_DEFAULT                                            0x00000003
#define smnNBIF_GFX_ADDR_LUT_4_DEFAULT                                            0x00000004
#define smnNBIF_GFX_ADDR_LUT_5_DEFAULT                                            0x00000005
#define smnNBIF_GFX_ADDR_LUT_6_DEFAULT                                            0x00000006
#define smnNBIF_GFX_ADDR_LUT_7_DEFAULT                                            0x00000007
#define smnNBIF_GFX_ADDR_LUT_8_DEFAULT                                            0x00000008
#define smnNBIF_GFX_ADDR_LUT_9_DEFAULT                                            0x00000009
#define smnNBIF_GFX_ADDR_LUT_10_DEFAULT                                           0x0000000a
#define smnNBIF_GFX_ADDR_LUT_11_DEFAULT                                           0x0000000b
#define smnNBIF_GFX_ADDR_LUT_12_DEFAULT                                           0x0000000c
#define smnNBIF_GFX_ADDR_LUT_13_DEFAULT                                           0x0000000d
#define smnNBIF_GFX_ADDR_LUT_14_DEFAULT                                           0x0000000e
#define smnNBIF_GFX_ADDR_LUT_15_DEFAULT                                           0x0000000f
#define smnREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT                                       0x0000385c
#define smnREMAP_HDP_REG_FLUSH_CNTL_DEFAULT                                       0x00003858
#define smnBIF_RB_CNTL_DEFAULT                                                    0x00000000
#define smnBIF_RB_BASE_DEFAULT                                                    0x00000000
#define smnBIF_RB_RPTR_DEFAULT                                                    0x00000000
#define smnBIF_RB_WPTR_DEFAULT                                                    0x00000000
#define smnBIF_RB_WPTR_ADDR_HI_DEFAULT                                            0x00000000
#define smnBIF_RB_WPTR_ADDR_LO_DEFAULT                                            0x00000000
#define smnMAILBOX_INDEX_DEFAULT                                                  0x00000000
#define smnBIF_MP1_INTR_CTRL_DEFAULT                                              0x00000000
#define smnBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT                                        0x00000008
#define smnBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT                                        0x00000008
#define smnBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT                                   0x00000008
#define smnBIF_PERSTB_PAD_CNTL_DEFAULT                                            0x000000c0
#define smnBIF_PX_EN_PAD_CNTL_DEFAULT                                             0x00000031
#define smnBIF_REFPADKIN_PAD_CNTL_DEFAULT                                         0x00000007
#define smnBIF_CLKREQB_PAD_CNTL_DEFAULT                                           0x00600100
#define smnBIF_PWRBRK_PAD_CNTL_DEFAULT                                            0x00000071
#define smnBIF_WAKEB_PAD_CNTL_DEFAULT                                             0x00000031
#define smnBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT                                      0x0000000d


// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
#define smnBIF_BME_STATUS_DEFAULT                                                 0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEFAULT                                             0x00000000
#define smnDOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT                           0x00000000
#define smnDOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT                            0x00000000
#define smnDOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT                                0x00000100
#define smnHDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT                                   0x00000000
#define smnHDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT                                   0x00000000
#define smnGPU_HDP_FLUSH_REQ_DEFAULT                                              0x00000000
#define smnGPU_HDP_FLUSH_DONE_DEFAULT                                             0x00000000
#define smnBIF_TRANS_PENDING_DEFAULT                                              0x00000000
#define smnNBIF_GFX_ADDR_LUT_BYPASS_DEFAULT                                       0x00000000
#define smnMAILBOX_MSGBUF_TRN_DW0_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_TRN_DW1_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_TRN_DW2_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_TRN_DW3_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_RCV_DW0_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_RCV_DW1_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_RCV_DW2_DEFAULT                                         0x00000000
#define smnMAILBOX_MSGBUF_RCV_DW3_DEFAULT                                         0x00000000
#define smnMAILBOX_CONTROL_DEFAULT                                                0x00000000
#define smnMAILBOX_INT_CNTL_DEFAULT                                               0x00000000
#define smnBIF_VMHV_MAILBOX_DEFAULT                                               0x00000000


// addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec
#define smnSHADOW_COMMAND_DEFAULT                                                 0x00000000
#define smnSHADOW_BASE_ADDR_1_DEFAULT                                             0x00000000
#define smnSHADOW_BASE_ADDR_2_DEFAULT                                             0x00000000
#define smnSHADOW_SUB_BUS_NUMBER_LATENCY_DEFAULT                                  0x00000000
#define smnSHADOW_IO_BASE_LIMIT_DEFAULT                                           0x00000000
#define smnSHADOW_MEM_BASE_LIMIT_DEFAULT                                          0x00000000
#define smnSHADOW_PREF_BASE_LIMIT_DEFAULT                                         0x00000000
#define smnSHADOW_PREF_BASE_UPPER_DEFAULT                                         0x00000000
#define smnSHADOW_PREF_LIMIT_UPPER_DEFAULT                                        0x00000000
#define smnSHADOW_IO_BASE_LIMIT_HI_DEFAULT                                        0x00000000
#define smnSHADOW_IRQ_BRIDGE_CNTL_DEFAULT                                         0x00000000
#define smnSUC_INDEX_DEFAULT                                                      0x00000000
#define smnSUC_DATA_DEFAULT                                                       0x00000000


// addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP0_DEFAULT                                0x54228f20
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP1_DEFAULT                                0x10221479
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP2_DEFAULT                                0x1c6fe009
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP3_DEFAULT                                0x5ffff849
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP4_DEFAULT                                0x00000000
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP5_DEFAULT                                0xaf800000
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP6_DEFAULT                                0x0000ff02
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP7_DEFAULT                                0x00000000
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP8_DEFAULT                                0x00000000
#define smnRCC_STRAP1_RCC_DEV0_PORT_STRAP9_DEFAULT                                0x00000000
#define smnRCC_DEV1_PORT_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP1_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP8_DEFAULT                                           0x00000000
#define smnRCC_DEV1_PORT_STRAP9_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP1_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP8_DEFAULT                                           0x00000000
#define smnRCC_DEV2_PORT_STRAP9_DEFAULT                                           0x00000000
#define smnRCC_STRAP1_RCC_BIF_STRAP0_DEFAULT                                      0x00040a00
#define smnRCC_STRAP1_RCC_BIF_STRAP1_DEFAULT                                      0x00400108
#define smnRCC_STRAP1_RCC_BIF_STRAP2_DEFAULT                                      0x000a0079
#define smnRCC_STRAP1_RCC_BIF_STRAP3_DEFAULT                                      0x00000000
#define smnRCC_STRAP1_RCC_BIF_STRAP4_DEFAULT                                      0x00100010
#define smnRCC_STRAP1_RCC_BIF_STRAP5_DEFAULT                                      0x31130010
#define smnRCC_STRAP1_RCC_BIF_STRAP6_DEFAULT                                      0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_DEFAULT                                0x30007310
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP1_DEFAULT                                0x05530000
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP2_DEFAULT                                0x02002000
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP3_DEFAULT                                0x08b5cc41
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP4_DEFAULT                                0x1f000000
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP5_DEFAULT                                0x00001002
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP8_DEFAULT                                0xcb026001
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP9_DEFAULT                                0x00000100
#define smnRCC_STRAP1_RCC_DEV0_EPF0_STRAP13_DEFAULT                               0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP0_DEFAULT                                0x3000ab38
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP2_DEFAULT                                0x00002000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP3_DEFAULT                                0x0806ace1
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP4_DEFAULT                                0x2f000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP5_DEFAULT                                0x00001002
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP6_DEFAULT                                0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP7_DEFAULT                                0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP10_DEFAULT                               0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP11_DEFAULT                               0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP12_DEFAULT                               0x00000000
#define smnRCC_STRAP1_RCC_DEV0_EPF1_STRAP13_DEFAULT                               0x00000000
#define smnRCC_DEV0_EPF2_STRAP0_DEFAULT                                           0x10007316
#define smnRCC_DEV0_EPF2_STRAP2_DEFAULT                                           0x03002000
#define smnRCC_DEV0_EPF2_STRAP3_DEFAULT                                           0x0815cc59
#define smnRCC_DEV0_EPF2_STRAP4_DEFAULT                                           0x3c800000
#define smnRCC_DEV0_EPF2_STRAP5_DEFAULT                                           0x00001002
#define smnRCC_DEV0_EPF2_STRAP6_DEFAULT                                           0x00000001
#define smnRCC_DEV0_EPF2_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF2_STRAP13_DEFAULT                                          0x000c0330
#define smnRCC_DEV0_EPF3_STRAP0_DEFAULT                                           0x10007314
#define smnRCC_DEV0_EPF3_STRAP2_DEFAULT                                           0x01002000
#define smnRCC_DEV0_EPF3_STRAP3_DEFAULT                                           0x0805cc51
#define smnRCC_DEV0_EPF3_STRAP4_DEFAULT                                           0x40000000
#define smnRCC_DEV0_EPF3_STRAP5_DEFAULT                                           0x00001002
#define smnRCC_DEV0_EPF3_STRAP6_DEFAULT                                           0x00000001
#define smnRCC_DEV0_EPF3_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF3_STRAP13_DEFAULT                                          0x000c8000
#define smnRCC_DEV0_EPF4_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF4_STRAP13_DEFAULT                                          0x00000000
#define smnRCC_DEV0_EPF5_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF5_STRAP13_DEFAULT                                          0x00000000
#define smnRCC_DEV0_EPF6_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF6_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF6_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF6_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF6_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF6_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV0_EPF6_STRAP13_DEFAULT                                          0x00000000
#define smnRCC_DEV1_EPF0_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV1_EPF0_STRAP13_DEFAULT                                          0x00000000
#define smnRCC_DEV2_EPF0_STRAP0_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP2_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP3_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP4_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP5_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP6_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP7_DEFAULT                                           0x00000000
#define smnRCC_DEV2_EPF0_STRAP13_DEFAULT                                          0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_RCCPORTDEC
#define smnRCC_DEV0_1_RCC_VDM_SUPPORT_DEFAULT                                     0x00000000
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#define smnRCC_DEV0_1_RCC_DEV0_LINK_CNTL_DEFAULT                                  0x00000000
#define smnRCC_DEV0_1_RCC_CMN_LINK_CNTL_DEFAULT                                   0x00400000
#define smnRCC_DEV0_1_RCC_EP_REQUESTERID_RESTORE_DEFAULT                          0x00000000
#define smnRCC_DEV0_1_RCC_LTR_LSWITCH_CNTL_DEFAULT                                0x00000000
#define smnRCC_DEV0_1_RCC_MH_ARB_CNTL_DEFAULT                                     0x00000000
#define smnRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL0_DEFAULT                              0x0a80a0df
#define smnRCC_DEV0_1_RCC_MARGIN_PARAM_CNTL1_DEFAULT                              0x0000f000


// addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC
#define smnRCC_EP_DEV0_1_EP_PCIE_SCRATCH_DEFAULT                                  0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_CNTL_DEFAULT                                     0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_DEFAULT                                 0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_DEFAULT                               0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_DEFAULT                                 0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_DEFAULT                                 0x00000080
#define smnRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_DEFAULT                                 0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_DEFAULT                              0x00007468
#define smnRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC_DEFAULT                               0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_STRAP_MISC2_DEFAULT                              0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_DEFAULT                               0x190a1000
#define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT                 0x000000f0
#define smnRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_DEFAULT                              0x00000100
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                 0x000000fa
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                 0x000000c8
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                 0x00000096
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                 0x00000064
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                 0x0000004b
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                 0x00000032
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                 0x00000019
#define smnRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                 0x0000000a
#define smnRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_DEFAULT                              0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIEP_RESERVED_DEFAULT                                0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_DEFAULT                                  0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_DEFAULT                          0x00000000
#define smnRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_DEFAULT                                 0x00000500
#define smnRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_DEFAULT                                  0x01000000
#define smnRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC
#define smnRCC_DWN_DEV0_1_DN_PCIE_RESERVED_DEFAULT                                0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_DEFAULT                                 0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_CNTL_DEFAULT                                    0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_DEFAULT                             0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_DEFAULT                                0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_DEFAULT                                0x00000080
#define smnRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_DEFAULT                                0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_STRAP_F0_DEFAULT                                0x00000001
#define smnRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC_DEFAULT                              0x00000000
#define smnRCC_DWN_DEV0_1_DN_PCIE_STRAP_MISC2_DEFAULT                             0x00000000


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC
#define smnRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_DEFAULT                                  0x00000500
#define smnRCC_DWNP_DEV0_1_PCIE_RX_CNTL_DEFAULT                                   0x00000000
#define smnRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_DEFAULT                             0x00000000
#define smnRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_DEFAULT                                  0x00000000
#define smnRCC_DWNP_DEV0_1_PCIEP_STRAP_MISC_DEFAULT                               0x00000000
#define smnRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk
#define smnMISC_SCRATCH_DEFAULT                                                   0x00000000
#define smnINTR_LINE_POLARITY_DEFAULT                                             0x00000000
#define smnINTR_LINE_ENABLE_DEFAULT                                               0x000000ff
#define smnOUTSTANDING_VC_ALLOC_DEFAULT                                           0x6f06c0cf
#define smnBIFC_MISC_CTRL0_DEFAULT                                                0x08000024
#define smnBIFC_MISC_CTRL1_DEFAULT                                                0x90108c04
#define smnBIFC_BME_ERR_LOG_DEFAULT                                               0x00000000
#define smnBIFC_RCCBIH_BME_ERR_LOG0_DEFAULT                                       0x00000000
#define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_DEFAULT                              0x80108010
#define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_DEFAULT                              0x80108010
#define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_DEFAULT                              0x80108010
#define smnBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_DEFAULT                              0x80108010
#define smnBIFC_DMA_ATTR_CNTL2_DEV0_DEFAULT                                       0x00000000
#define smnBME_DUMMY_CNTL_0_DEFAULT                                               0x0000aaaa
#define smnBIFC_THT_CNTL_DEFAULT                                                  0x00000111
#define smnBIFC_HSTARB_CNTL_DEFAULT                                               0x00000000
#define smnBIFC_GSI_CNTL_DEFAULT                                                  0x000057c0
#define smnBIFC_PCIEFUNC_CNTL_DEFAULT                                             0x00000000
#define smnBIFC_PASID_CHECK_DIS_DEFAULT                                           0x00000001
#define smnBIFC_SDP_CNTL_0_DEFAULT                                                0x3f3f3f3f
#define smnBIFC_SDP_CNTL_1_DEFAULT                                                0x00000000
#define smnBIFC_PASID_STS_DEFAULT                                                 0x00000002
#define smnBIFC_ATHUB_ACT_CNTL_DEFAULT                                            0x00000004
#define smnBIFC_PERF_CNTL_0_DEFAULT                                               0x00000000
#define smnBIFC_PERF_CNTL_1_DEFAULT                                               0x00000000
#define smnBIFC_PERF_CNT_MMIO_RD_DEFAULT                                          0x00000000
#define smnBIFC_PERF_CNT_MMIO_WR_DEFAULT                                          0x00000000
#define smnBIFC_PERF_CNT_DMA_RD_DEFAULT                                           0x00000000
#define smnBIFC_PERF_CNT_DMA_WR_DEFAULT                                           0x00000000
#define smnNBIF_REGIF_ERRSET_CTRL_DEFAULT                                         0x00000000
#define smnNBIF_PGMST_CTRL_DEFAULT                                                0x00000000
#define smnNBIF_PGSLV_CTRL_DEFAULT                                                0x00000004
#define smnNBIF_PG_MISC_CTRL_DEFAULT                                              0x14006084
#define smnSMN_MST_EP_CNTL3_DEFAULT                                               0x00000000
#define smnSMN_MST_EP_CNTL4_DEFAULT                                               0x00000000
#define smnSMN_MST_CNTL1_DEFAULT                                                  0x00000000
#define smnSMN_MST_EP_CNTL5_DEFAULT                                               0x00000000
#define smnBIF_SELFRING_BUFFER_VID_DEFAULT                                        0x0061605f
#define smnBIF_SELFRING_VECTOR_CNTL_DEFAULT                                       0x00000000
#define smnNBIF_STRAP_WRITE_CTRL_DEFAULT                                          0x00000000
#define smnNBIF_INTX_DSTATE_MISC_CNTL_DEFAULT                                     0x00000000
#define smnNBIF_PENDING_MISC_CNTL_DEFAULT                                         0x00000000
#define smnBIF_GMI_WRR_WEIGHT_DEFAULT                                             0x00000000
#define smnBIF_GMI_WRR_WEIGHT2_DEFAULT                                            0x04040404
#define smnBIF_GMI_WRR_WEIGHT3_DEFAULT                                            0x04040404
#define smnNBIF_PWRBRK_REQUEST_DEFAULT                                            0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F0_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F1_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F2_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F3_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F4_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F5_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F6_DEFAULT                                     0x00000000
#define smnBIF_ATOMIC_ERR_LOG_DEV0_F7_DEFAULT                                     0x00000000
#define smnBIF_DMA_MP4_ERR_LOG_DEFAULT                                            0x00000000
#define smnBIF_PASID_ERR_LOG_DEFAULT                                              0x00000000
#define smnBIF_PASID_ERR_CLR_DEFAULT                                              0x00000000
#define smnNBIF_VWIRE_CTRL_DEFAULT                                                0x00000000
#define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_DEFAULT                                     0x00000000
#define smnNBIF_SMN_VWR_VCHG_RST_CTRL0_DEFAULT                                    0x00000000
#define smnNBIF_SMN_VWR_VCHG_TRIG_DEFAULT                                         0x00000000
#define smnNBIF_SMN_VWR_WTRIG_CNTL_DEFAULT                                        0x00000000
#define smnNBIF_SMN_VWR_VCHG_DIS_CTRL_1_DEFAULT                                   0x00000000
#define smnNBIF_MGCG_CTRL_LCLK_DEFAULT                                            0x00000100
#define smnNBIF_DS_CTRL_LCLK_DEFAULT                                              0x01000000
#define smnSMN_MST_CNTL0_DEFAULT                                                  0x00000001
#define smnSMN_MST_EP_CNTL1_DEFAULT                                               0x00000000
#define smnSMN_MST_EP_CNTL2_DEFAULT                                               0x00000000
#define smnNBIF_SDP_VWR_VCHG_DIS_CTRL_DEFAULT                                     0x00000000
#define smnNBIF_SDP_VWR_VCHG_RST_CTRL0_DEFAULT                                    0x00000000
#define smnNBIF_SDP_VWR_VCHG_RST_CTRL1_DEFAULT                                    0x00000000
#define smnNBIF_SDP_VWR_VCHG_TRIG_DEFAULT                                         0x00000000
#define smnBIFC_A2S_SDP_PORT_CTRL_DEFAULT                                         0x0000003f
#define smnBIFC_A2S_CNTL_SW0_DEFAULT                                              0x04040000
#define smnBIFC_A2S_MISC_CNTL_DEFAULT                                             0x0000000b
#define smnBIFC_A2S_TAG_ALLOC_0_DEFAULT                                           0x00000000
#define smnBIFC_A2S_TAG_ALLOC_1_DEFAULT                                           0x00000000
#define smnBIFC_A2S_CNTL_CL0_DEFAULT                                              0x00282540
#define smnBIFC_A2S_CPLBUF_ALLOC_CNTL_DEFAULT                                     0x11100001


// addressBlock: nbio_nbif0_rcc_pfc_amdgfx_RCCPFCDEC
#define smnRCC_PFC_AMDGFX_RCC_PFC_LTR_CNTL_DEFAULT                                0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_PME_RESTORE_DEFAULT                             0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_0_DEFAULT                        0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_1_DEFAULT                        0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_2_DEFAULT                        0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_3_DEFAULT                        0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_4_DEFAULT                        0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_STICKY_RESTORE_5_DEFAULT                        0x00000000
#define smnRCC_PFC_AMDGFX_RCC_PFC_AUXPWR_CNTL_DEFAULT                             0x00000000


// addressBlock: nbio_nbif0_rcc_pfc_amdgfxaz_RCCPFCDEC
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_LTR_CNTL_DEFAULT                              0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_PME_RESTORE_DEFAULT                           0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_0_DEFAULT                      0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_1_DEFAULT                      0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_2_DEFAULT                      0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_3_DEFAULT                      0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_4_DEFAULT                      0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_STICKY_RESTORE_5_DEFAULT                      0x00000000
#define smnRCC_PFC_AMDGFXAZ_RCC_PFC_AUXPWR_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_rcc_pfc_usb_RCCPFCDEC
#define smnRCC_PFC_USB_RCC_PFC_LTR_CNTL_DEFAULT                                   0x00000000
#define smnRCC_PFC_USB_RCC_PFC_PME_RESTORE_DEFAULT                                0x00000000
#define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_0_DEFAULT                           0x00000000
#define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_1_DEFAULT                           0x00000000
#define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_2_DEFAULT                           0x00000000
#define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_3_DEFAULT                           0x00000000
#define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_4_DEFAULT                           0x00000000
#define smnRCC_PFC_USB_RCC_PFC_STICKY_RESTORE_5_DEFAULT                           0x00000000
#define smnRCC_PFC_USB_RCC_PFC_AUXPWR_CNTL_DEFAULT                                0x00000000


// addressBlock: nbio_nbif0_rcc_pfc_pd_controller_RCCPFCDEC
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_LTR_CNTL_DEFAULT                         0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_PME_RESTORE_DEFAULT                      0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_0_DEFAULT                 0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_1_DEFAULT                 0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_2_DEFAULT                 0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_3_DEFAULT                 0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_4_DEFAULT                 0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_STICKY_RESTORE_5_DEFAULT                 0x00000000
#define smnRCC_PFC_PD_CONTROLLER_RCC_PFC_AUXPWR_CNTL_DEFAULT                      0x00000000


// addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk
#define smnHARD_RST_CTRL_DEFAULT                                                  0xb0000055
#define smnSELF_SOFT_RST_DEFAULT                                                  0x00000000
#define smnBIF_GFX_DRV_VPU_RST_DEFAULT                                            0x00000000
#define smnBIF_RST_MISC_CTRL_DEFAULT                                              0x000e0648
#define smnBIF_RST_MISC_CTRL2_DEFAULT                                             0x80070000
#define smnBIF_RST_MISC_CTRL3_DEFAULT                                             0x00104900
#define smnBIF_RST_GFXVF_FLR_IDLE_DEFAULT                                         0x00000000
#define smnDEV0_PF0_FLR_RST_CTRL_DEFAULT                                          0x8206a0a9
#define smnDEV0_PF1_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnDEV0_PF2_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnDEV0_PF3_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnDEV0_PF4_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnDEV0_PF5_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnDEV0_PF6_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnDEV0_PF7_FLR_RST_CTRL_DEFAULT                                          0x02060009
#define smnBIF_INST_RESET_INTR_STS_DEFAULT                                        0x00000000
#define smnBIF_PF_FLR_INTR_STS_DEFAULT                                            0x00000000
#define smnBIF_D3HOTD0_INTR_STS_DEFAULT                                           0x00000000
#define smnBIF_POWER_INTR_STS_DEFAULT                                             0x00000000
#define smnBIF_PF_DSTATE_INTR_STS_DEFAULT                                         0x00000000
#define smnSELF_SOFT_RST_2_DEFAULT                                                0x00000000
#define smnBIF_PF0_VF_FLR_INTR_STS_DEFAULT                                        0x00000000
#define smnBIF_INST_RESET_INTR_MASK_DEFAULT                                       0x00000000
#define smnBIF_PF_FLR_INTR_MASK_DEFAULT                                           0x00000000
#define smnBIF_D3HOTD0_INTR_MASK_DEFAULT                                          0x000000ff
#define smnBIF_POWER_INTR_MASK_DEFAULT                                            0x00000000
#define smnBIF_PF_DSTATE_INTR_MASK_DEFAULT                                        0x00000000
#define smnBIF_PF0_VF_FLR_INTR_MASK_DEFAULT                                       0x00000000
#define smnBIF_PF_FLR_RST_DEFAULT                                                 0x00000000
#define smnBIF_PF0_VF_FLR_RST_DEFAULT                                             0x00000000
#define smnBIF_DEV0_PF0_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF1_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF2_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF3_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF4_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF5_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF6_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnBIF_DEV0_PF7_DSTATE_VALUE_DEFAULT                                      0x00000000
#define smnDEV0_PF0_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF1_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF2_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF3_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF4_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF5_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF6_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnDEV0_PF7_D3HOTD0_RST_CTRL_DEFAULT                                      0x0000001b
#define smnBIF_PORT0_DSTATE_VALUE_DEFAULT                                         0x00000000
#define smnBIF_USB_SHUB_RS_RESET_CNTL_DEFAULT                                     0x00000000


// addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk
#define smnBIFL_RAS_CENTRAL_CNTL_DEFAULT                                          0x00000000
#define smnBIFL_RAS_CENTRAL_STATUS_DEFAULT                                        0x00000000
#define smnBIFL_RAS_LEAF0_CTRL_DEFAULT                                            0x00000f61
#define smnBIFL_RAS_LEAF1_CTRL_DEFAULT                                            0x00000f61
#define smnBIFL_RAS_LEAF2_CTRL_DEFAULT                                            0x00000f61
#define smnBIFL_RAS_LEAF3_CTRL_DEFAULT                                            0x00000f61
#define smnBIFL_RAS_LEAF4_CTRL_DEFAULT                                            0x00000f61
#define smnBIFL_RAS_LEAF0_STATUS_DEFAULT                                          0x00000000
#define smnBIFL_RAS_LEAF1_STATUS_DEFAULT                                          0x00000000
#define smnBIFL_RAS_LEAF2_STATUS_DEFAULT                                          0x00000000
#define smnBIFL_RAS_LEAF3_STATUS_DEFAULT                                          0x00000000
#define smnBIFL_RAS_LEAF4_STATUS_DEFAULT                                          0x00000000
#define smnBIFL_IOHUB_RAS_IH_CNTL_DEFAULT                                         0x00000000
#define smnBIFL_RAS_VWR_FROM_IOHUB_DEFAULT                                        0x00000000


// addressBlock: nbio_nbif0_bif_swus_SUMDEC
#define smnSUM_INDEX_DEFAULT                                                      0x00000000
#define smnSUM_DATA_DEFAULT                                                       0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VENDOR_ID_DEFAULT                                    0x00001002
#define smnBIF_CFG_DEV0_EPF0_DEVICE_ID_DEFAULT                                    0x00007310
#define smnBIF_CFG_DEV0_EPF0_COMMAND_DEFAULT                                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_STATUS_DEFAULT                                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_REVISION_ID_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_PROG_INTERFACE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_SUB_CLASS_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_CLASS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_CACHE_LINE_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_LATENCY_DEFAULT                                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_HEADER_DEFAULT                                       0x00000080
#define smnBIF_CFG_DEV0_EPF0_BIST_DEFAULT                                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_1_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_2_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_3_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_4_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_5_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_BASE_ADDR_6_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_CARDBUS_CIS_PTR_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_ADAPTER_ID_DEFAULT                                   0x73101002
#define smnBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_CAP_PTR_DEFAULT                                      0x00000048
#define smnBIF_CFG_DEV0_EPF0_INTERRUPT_LINE_DEFAULT                               0x000000ff
#define smnBIF_CFG_DEV0_EPF0_INTERRUPT_PIN_DEFAULT                                0x00000001
#define smnBIF_CFG_DEV0_EPF0_MIN_GRANT_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_MAX_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_ADAPTER_ID_W_DEFAULT                                 0x73101002
#define smnBIF_CFG_DEV0_EPF0_PMI_CAP_LIST_DEFAULT                                 0x00006400
#define smnBIF_CFG_DEV0_EPF0_PMI_CAP_DEFAULT                                      0x0000f000
#define smnBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST_DEFAULT                                0x0000a000
#define smnBIF_CFG_DEV0_EPF0_PCIE_CAP_DEFAULT                                     0x00000012
#define smnBIF_CFG_DEV0_EPF0_DEVICE_CAP_DEFAULT                                   0x00000f81
#define smnBIF_CFG_DEV0_EPF0_DEVICE_CNTL_DEFAULT                                  0x00002810
#define smnBIF_CFG_DEV0_EPF0_DEVICE_STATUS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_LINK_CAP_DEFAULT                                     0x00000d04
#define smnBIF_CFG_DEV0_EPF0_LINK_CNTL_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_LINK_STATUS_DEFAULT                                  0x00000001
#define smnBIF_CFG_DEV0_EPF0_DEVICE_CAP2_DEFAULT                                  0x00010000
#define smnBIF_CFG_DEV0_EPF0_DEVICE_CNTL2_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_DEVICE_STATUS2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_LINK_CAP2_DEFAULT                                    0x0000001e
#define smnBIF_CFG_DEV0_EPF0_LINK_CNTL2_DEFAULT                                   0x00000004
#define smnBIF_CFG_DEV0_EPF0_LINK_STATUS2_DEFAULT                                 0x00000001
#define smnBIF_CFG_DEV0_EPF0_MSI_CAP_LIST_DEFAULT                                 0x0000c000
#define smnBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL_DEFAULT                                 0x00000084
#define smnBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_MASK_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_MASK_64_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_PENDING_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSI_PENDING_64_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSIX_TABLE_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_MSIX_PBA_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT            0x11000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST_DEFAULT                         0x14000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL_DEFAULT                       0x000000fe
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT             0x15000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT                0x20020000
#define smnBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK_DEFAULT                         0x00400000
#define smnBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                     0x00440010
#define smnBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK_DEFAULT                           0x00006000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST_DEFAULT                        0x24000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL_DEFAULT                               0x00000020
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT                 0x25000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST_DEFAULT                        0x27000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS_DEFAULT                              0x00000100
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT                  0x2a010019
#define smnBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST_DEFAULT                        0x2b000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                        0x2c000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ATS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT                   0x2d000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS_DEFAULT                         0x00000100
#define smnBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_DEFAULT              0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST_DEFAULT                      0x2f000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP_DEFAULT                               0x00001000
#define smnBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST_DEFAULT                         0x32000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_CAP_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_RCV0_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1_DEFAULT                                 0x00000000
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#define smnBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1_DEFAULT                           0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
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#define smnBIF_CFG_DEV0_EPF1_PCIE_CORR_ERR_MASK_DEFAULT                           0x00006000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG2_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_HDR_LOG3_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG0_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG1_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG2_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TLP_PREFIX_LOG3_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR_ENH_CAP_LIST_DEFAULT                        0x24000000
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#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR1_CNTL_DEFAULT                               0x00000020
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR2_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR2_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR3_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR3_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR4_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR4_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR5_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR5_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR6_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_BAR6_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT                 0x25000000
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#define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_DATA_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PWR_BUDGET_CAP_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_ENH_CAP_LIST_DEFAULT                        0x27000000
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#define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_STATUS_DEFAULT                              0x00000100
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#define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                0x00000000
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#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_ERROR_STATUS_DEFAULT                       0x00000000
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#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT                0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_LANE_15_EQUALIZATION_CNTL_DEFAULT               0x00007f00
#define smnBIF_CFG_DEV0_EPF1_PCIE_ACS_ENH_CAP_LIST_DEFAULT                        0x2b000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ACS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ACS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                        0x2c000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ATS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ATS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT                   0x2d000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PAGE_REQ_STATUS_DEFAULT                         0x00000100
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#define smnBIF_CFG_DEV0_EPF1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PASID_ENH_CAP_LIST_DEFAULT                      0x2f000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PASID_CAP_DEFAULT                               0x00001000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PASID_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_ENH_CAP_LIST_DEFAULT                         0x32000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_CAP_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_CNTL_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_ADDR1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_RCV0_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_RCV1_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_ALL1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_LTR_ENH_CAP_LIST_DEFAULT                        0x32800000
#define smnBIF_CFG_DEV0_EPF1_PCIE_LTR_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                        0x33000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ARI_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_ARI_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT                      0x37000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_CONTROL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_INITIAL_VFS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_TOTAL_VFS_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_NUM_VFS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_STRIDE_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT               0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_SYSTEM_PAGE_SIZE_DEFAULT                  0x00000001
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_4_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_BASE_ADDR_5_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET_DEFAULT   0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                   0x40000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_TPH_REQR_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_DLF_ENH_CAP_LIST_DEFAULT                        0x41010025
#define smnBIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_CAP_DEFAULT                        0x00000001
#define smnBIF_CFG_DEV0_EPF1_DATA_LINK_FEATURE_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT                   0x44010026
#define smnBIF_CFG_DEV0_EPF1_LINK_CAP_16GT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF1_LINK_CNTL_16GT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF1_LINK_STATUS_16GT_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT            0x00000000
#define smnBIF_CFG_DEV0_EPF1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT             0x00000000
#define smnBIF_CFG_DEV0_EPF1_RTM2_PARITY_MISMATCH_STATUS_16GT_DEFAULT             0x00000000
#define smnBIF_CFG_DEV0_EPF1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT                0x000000f0
#define smnBIF_CFG_DEV0_EPF1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT                0x000000f0
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#define smnBIF_CFG_DEV0_EPF2_COMMAND_DEFAULT                                      0x00000000
#define smnBIF_CFG_DEV0_EPF2_STATUS_DEFAULT                                       0x00000000
#define smnBIF_CFG_DEV0_EPF2_REVISION_ID_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_PROG_INTERFACE_DEFAULT                               0x00000030
#define smnBIF_CFG_DEV0_EPF2_SUB_CLASS_DEFAULT                                    0x00000003
#define smnBIF_CFG_DEV0_EPF2_BASE_CLASS_DEFAULT                                   0x0000000c
#define smnBIF_CFG_DEV0_EPF2_CACHE_LINE_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF2_LATENCY_DEFAULT                                      0x00000000
#define smnBIF_CFG_DEV0_EPF2_HEADER_DEFAULT                                       0x00000080
#define smnBIF_CFG_DEV0_EPF2_BIST_DEFAULT                                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_1_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_2_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_3_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_4_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_5_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_BASE_ADDR_6_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_CARDBUS_CIS_PTR_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_ADAPTER_ID_DEFAULT                                   0x73161002
#define smnBIF_CFG_DEV0_EPF2_ROM_BASE_ADDR_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_CAP_PTR_DEFAULT                                      0x00000048
#define smnBIF_CFG_DEV0_EPF2_INTERRUPT_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_INTERRUPT_PIN_DEFAULT                                0x00000003
#define smnBIF_CFG_DEV0_EPF2_MIN_GRANT_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF2_MAX_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_VENDOR_CAP_LIST_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_ADAPTER_ID_W_DEFAULT                                 0x73161002
#define smnBIF_CFG_DEV0_EPF2_PMI_CAP_LIST_DEFAULT                                 0x00006400
#define smnBIF_CFG_DEV0_EPF2_PMI_CAP_DEFAULT                                      0x0000c800
#define smnBIF_CFG_DEV0_EPF2_PMI_STATUS_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_SBRN_DEFAULT                                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_FLADJ_DEFAULT                                        0x00000020
#define smnBIF_CFG_DEV0_EPF2_DBESL_DBESLD_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_CAP_LIST_DEFAULT                                0x0000a000
#define smnBIF_CFG_DEV0_EPF2_PCIE_CAP_DEFAULT                                     0x00000002
#define smnBIF_CFG_DEV0_EPF2_DEVICE_CAP_DEFAULT                                   0x00000f81
#define smnBIF_CFG_DEV0_EPF2_DEVICE_CNTL_DEFAULT                                  0x00002810
#define smnBIF_CFG_DEV0_EPF2_DEVICE_STATUS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_LINK_CAP_DEFAULT                                     0x00000d04
#define smnBIF_CFG_DEV0_EPF2_LINK_CNTL_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF2_LINK_STATUS_DEFAULT                                  0x00000001
#define smnBIF_CFG_DEV0_EPF2_DEVICE_CAP2_DEFAULT                                  0x00010000
#define smnBIF_CFG_DEV0_EPF2_DEVICE_CNTL2_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF2_DEVICE_STATUS2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_LINK_CAP2_DEFAULT                                    0x0000001e
#define smnBIF_CFG_DEV0_EPF2_LINK_CNTL2_DEFAULT                                   0x00000004
#define smnBIF_CFG_DEV0_EPF2_LINK_STATUS2_DEFAULT                                 0x00000001
#define smnBIF_CFG_DEV0_EPF2_MSI_CAP_LIST_DEFAULT                                 0x0000c000
#define smnBIF_CFG_DEV0_EPF2_MSI_MSG_CNTL_DEFAULT                                 0x00000086
#define smnBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_LO_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_MSG_ADDR_HI_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_MASK_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_MSG_DATA_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_MASK_64_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_PENDING_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSI_PENDING_64_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSIX_CAP_LIST_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSIX_MSG_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSIX_TABLE_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF2_MSIX_PBA_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF2_SATA_CAP_0_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF2_SATA_CAP_1_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF2_SATA_IDP_INDEX_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_SATA_IDP_DATA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT            0x11000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC1_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_VENDOR_SPECIFIC2_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT                0x20020000
#define smnBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_STATUS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_MASK_DEFAULT                         0x00400000
#define smnBIF_CFG_DEV0_EPF2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                     0x00440010
#define smnBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_STATUS_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_CORR_ERR_MASK_DEFAULT                           0x00006000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG2_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_HDR_LOG3_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG0_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG1_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG2_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TLP_PREFIX_LOG3_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR_ENH_CAP_LIST_DEFAULT                        0x24000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR1_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR1_CNTL_DEFAULT                               0x00000020
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR2_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR2_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR3_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR3_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR4_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR4_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR5_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR5_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR6_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_BAR6_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT                 0x25000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_DATA_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PWR_BUDGET_CAP_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_ENH_CAP_LIST_DEFAULT                        0x27000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_STATUS_DEFAULT                              0x00000100
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ACS_ENH_CAP_LIST_DEFAULT                        0x2b000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ACS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ACS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PASID_ENH_CAP_LIST_DEFAULT                      0x2f000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PASID_CAP_DEFAULT                               0x00001000
#define smnBIF_CFG_DEV0_EPF2_PCIE_PASID_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ARI_ENH_CAP_LIST_DEFAULT                        0x33000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ARI_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_ARI_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                   0x40000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_REQR_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_0_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_1_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_3_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_4_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_5_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_6_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_7_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_8_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_9_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_10_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_11_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_12_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_13_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_14_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_15_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_16_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_17_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_19_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_22_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_27_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_28_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_29_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_30_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_31_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_33_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_34_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_35_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_36_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_37_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_39_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_40_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_42_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_43_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_44_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_45_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_46_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_47_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_48_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_49_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_50_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_51_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_52_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_53_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_54_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_55_DEFAULT                         0x00000000
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#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_60_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_61_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_62_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF2_PCIE_TPH_ST_TABLE_63_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF3_VENDOR_ID_DEFAULT                                    0x00001002
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#define smnBIF_CFG_DEV0_EPF3_SUB_CLASS_DEFAULT                                    0x00000080
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#define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_4_DEFAULT                                  0x00000000
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#define smnBIF_CFG_DEV0_EPF3_BASE_ADDR_6_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF3_CARDBUS_CIS_PTR_DEFAULT                              0x00000000
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#define smnBIF_CFG_DEV0_EPF3_MAX_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF3_VENDOR_CAP_LIST_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF3_ADAPTER_ID_W_DEFAULT                                 0x73141002
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#define smnBIF_CFG_DEV0_EPF3_PMI_STATUS_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF3_SBRN_DEFAULT                                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_FLADJ_DEFAULT                                        0x00000020
#define smnBIF_CFG_DEV0_EPF3_DBESL_DBESLD_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_CAP_LIST_DEFAULT                                0x0000a000
#define smnBIF_CFG_DEV0_EPF3_PCIE_CAP_DEFAULT                                     0x00000002
#define smnBIF_CFG_DEV0_EPF3_DEVICE_CAP_DEFAULT                                   0x00000f81
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#define smnBIF_CFG_DEV0_EPF3_DEVICE_STATUS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_LINK_CAP_DEFAULT                                     0x00000d04
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#define smnBIF_CFG_DEV0_EPF3_LINK_CAP2_DEFAULT                                    0x0000001e
#define smnBIF_CFG_DEV0_EPF3_LINK_CNTL2_DEFAULT                                   0x00000004
#define smnBIF_CFG_DEV0_EPF3_LINK_STATUS2_DEFAULT                                 0x00000001
#define smnBIF_CFG_DEV0_EPF3_MSI_CAP_LIST_DEFAULT                                 0x0000c000
#define smnBIF_CFG_DEV0_EPF3_MSI_MSG_CNTL_DEFAULT                                 0x00000082
#define smnBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_LO_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_MSG_ADDR_HI_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_MASK_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_MSG_DATA_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_MASK_64_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_PENDING_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSI_PENDING_64_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSIX_CAP_LIST_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSIX_MSG_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSIX_TABLE_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF3_MSIX_PBA_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF3_SATA_CAP_0_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF3_SATA_CAP_1_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF3_SATA_IDP_INDEX_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_SATA_IDP_DATA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT            0x11000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC1_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_VENDOR_SPECIFIC2_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT                0x20020000
#define smnBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_STATUS_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_MASK_DEFAULT                         0x00400000
#define smnBIF_CFG_DEV0_EPF3_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                     0x00440010
#define smnBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_STATUS_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_CORR_ERR_MASK_DEFAULT                           0x00006000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                        0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG0_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG1_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG2_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_HDR_LOG3_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG0_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG1_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG2_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TLP_PREFIX_LOG3_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR_ENH_CAP_LIST_DEFAULT                        0x24000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR1_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR1_CNTL_DEFAULT                               0x00000020
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR2_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR2_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR3_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR3_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR4_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR4_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR5_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR5_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR6_CAP_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_BAR6_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT                 0x25000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_DATA_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PWR_BUDGET_CAP_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_ENH_CAP_LIST_DEFAULT                        0x27000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_STATUS_DEFAULT                              0x00000100
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ACS_ENH_CAP_LIST_DEFAULT                        0x2b000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ACS_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ACS_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PASID_ENH_CAP_LIST_DEFAULT                      0x2f000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PASID_CAP_DEFAULT                               0x00001000
#define smnBIF_CFG_DEV0_EPF3_PCIE_PASID_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ARI_ENH_CAP_LIST_DEFAULT                        0x33000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ARI_CAP_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_ARI_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                   0x40000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_REQR_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_0_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_1_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_3_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_4_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_5_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_6_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_7_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_8_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_9_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_10_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_11_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_12_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_13_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_14_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_15_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_16_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_17_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_18_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_19_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_20_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_21_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_22_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_23_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_24_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_25_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_26_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_27_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_28_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_29_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_30_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_31_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_32_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_33_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_34_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_35_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_36_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_37_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_38_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_39_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_40_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_41_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_42_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_43_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_44_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_45_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_46_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_47_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_48_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_49_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_50_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_51_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_52_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_53_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_54_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_55_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_56_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_57_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_58_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_59_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_60_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_61_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_62_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF3_PCIE_TPH_ST_TABLE_63_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF0_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF0_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF0_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_STATUS_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF0_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF1_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF1_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF1_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_STATUS_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF1_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF2_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF2_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF2_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
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#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_STATUS_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF2_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF3_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF3_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF3_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_STATUS_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF3_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF4_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_BASE_ADDR_4_DEFAULT                              0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF4_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF4_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF4_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_CNTL_DEFAULT                             0x00000082
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#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
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#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF4_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF5_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF5_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF5_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
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#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF5_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF6_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF6_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF6_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_STATUS_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF6_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF7_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF7_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MAX_LATENCY_DEFAULT                              0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP_DEFAULT                               0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF7_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_CNTL_DEFAULT                             0x00000082
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#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_MSIX_PBA_DEFAULT                                 0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG0_DEFAULT                            0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF7_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF8_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_COMMAND_DEFAULT                                  0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF8_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF8_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF8_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
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#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF8_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF9_VENDOR_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_ID_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_COMMAND_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_STATUS_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_REVISION_ID_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PROG_INTERFACE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_SUB_CLASS_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_CACHE_LINE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_LATENCY_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_HEADER_DEFAULT                                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BIST_DEFAULT                                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_1_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_3_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_4_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_5_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_BASE_ADDR_6_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_CARDBUS_CIS_PTR_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_ADAPTER_ID_DEFAULT                               0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF9_ROM_BASE_ADDR_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_CAP_PTR_DEFAULT                                  0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_LINE_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_INTERRUPT_PIN_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MIN_GRANT_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MAX_LATENCY_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_LIST_DEFAULT                            0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CAP_DEFAULT                                 0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CAP_DEFAULT                                 0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CAP2_DEFAULT                              0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_CNTL2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_DEVICE_STATUS2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CAP2_DEFAULT                                0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF9_LINK_CNTL2_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_LINK_STATUS2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_CAP_LIST_DEFAULT                             0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_CNTL_DEFAULT                             0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_LO_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_ADDR_HI_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MSG_DATA_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_MASK_64_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSI_PENDING_64_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_CAP_LIST_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_MSG_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_TABLE_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_MSIX_PBA_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT        0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_VENDOR_SPECIFIC2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT            0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_STATUS_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_MASK_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_STATUS_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_CORR_ERR_MASK_DEFAULT                       0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG0_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG1_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_HDR_LOG3_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG0_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG1_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG2_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_TLP_PREFIX_LOG3_DEFAULT                     0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ATS_ENH_CAP_LIST_DEFAULT                    0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ATS_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ATS_CNTL_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_ENH_CAP_LIST_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CAP_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF9_PCIE_ARI_CNTL_DEFAULT                            0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF10_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF10_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MAX_LATENCY_DEFAULT                             0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF10_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
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#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF10_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF11_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF11_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF11_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_HDR_LOG0_DEFAULT                           0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF11_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF12_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF12_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF12_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF12_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF13_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF13_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP_DEFAULT                              0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF13_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF13_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF14_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF14_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF14_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG0_DEFAULT                           0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
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#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF14_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF15_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF15_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF15_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF15_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF16_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF16_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF16_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF16_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF16_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF17_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF17_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF17_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF17_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF17_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF18_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF18_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF18_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF18_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF18_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF19_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF19_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF19_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_LINK_CAP_DEFAULT                                0x00000d04
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#define smnBIF_CFG_DEV0_EPF0_VF19_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_DEVICE_STATUS2_DEFAULT                          0x00000000
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#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF19_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF20_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF20_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF20_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF20_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF20_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF21_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF21_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF21_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF21_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF21_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF22_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF22_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF22_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF22_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF22_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF23_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF23_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF23_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF23_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF23_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF24_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF24_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF24_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF24_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF24_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF25_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF25_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF25_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF25_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF25_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF26_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF26_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF26_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF26_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF26_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF27_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF27_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF27_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF27_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF27_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF28_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF28_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF28_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF28_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF28_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF29_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF29_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF29_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF29_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF29_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp
#define smnBIF_CFG_DEV0_EPF0_VF30_VENDOR_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_ID_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_COMMAND_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_STATUS_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_REVISION_ID_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PROG_INTERFACE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_SUB_CLASS_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_CLASS_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_CACHE_LINE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_LATENCY_DEFAULT                                 0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_HEADER_DEFAULT                                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BIST_DEFAULT                                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_1_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_2_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_3_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_4_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_5_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_BASE_ADDR_6_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_CARDBUS_CIS_PTR_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_ADAPTER_ID_DEFAULT                              0x73101002
#define smnBIF_CFG_DEV0_EPF0_VF30_ROM_BASE_ADDR_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_CAP_PTR_DEFAULT                                 0x00000048
#define smnBIF_CFG_DEV0_EPF0_VF30_INTERRUPT_LINE_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_INTERRUPT_PIN_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MIN_GRANT_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MAX_LATENCY_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CAP_LIST_DEFAULT                           0x0000a000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CAP_DEFAULT                                0x00000002
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CAP_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CNTL_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_STATUS_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CAP_DEFAULT                                0x00000d04
#define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CNTL_DEFAULT                               0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_LINK_STATUS_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CAP2_DEFAULT                             0x00010000
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_CNTL2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_DEVICE_STATUS2_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CAP2_DEFAULT                               0x0000001e
#define smnBIF_CFG_DEV0_EPF0_VF30_LINK_CNTL2_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_LINK_STATUS2_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_CAP_LIST_DEFAULT                            0x0000c000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_CNTL_DEFAULT                            0x00000082
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_ADDR_LO_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_ADDR_HI_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_DATA_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MASK_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MSG_DATA_64_DEFAULT                         0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_MASK_64_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_PENDING_DEFAULT                             0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSI_PENDING_64_DEFAULT                          0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_CAP_LIST_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_MSG_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_TABLE_DEFAULT                              0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_MSIX_PBA_DEFAULT                                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT       0x11000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC1_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_VENDOR_SPECIFIC2_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT           0x20020000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_UNCORR_ERR_STATUS_DEFAULT                  0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_UNCORR_ERR_MASK_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CORR_ERR_STATUS_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_CORR_ERR_MASK_DEFAULT                      0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG0_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG1_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG2_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_HDR_LOG3_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG0_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG1_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG2_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_TLP_PREFIX_LOG3_DEFAULT                    0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ATS_ENH_CAP_LIST_DEFAULT                   0x2c000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ATS_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ATS_CNTL_DEFAULT                           0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ARI_ENH_CAP_LIST_DEFAULT                   0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ARI_CAP_DEFAULT                            0x00000000
#define smnBIF_CFG_DEV0_EPF0_VF30_PCIE_ARI_CNTL_DEFAULT                           0x00000000


// addressBlock: nbio_nbif0_pciemsix_0_usb_MSIXTDEC
#define smnPCIEMSIX_VECT0_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT0_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT0_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT0_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT1_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT1_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT1_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT1_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT2_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT2_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT2_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT2_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT3_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT3_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT3_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT3_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT4_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT4_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT4_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT4_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT5_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT5_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT5_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT5_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT6_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT6_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT6_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT6_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT7_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT7_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT7_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT7_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT8_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT8_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT8_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT8_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT9_ADDR_LO_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT9_ADDR_HI_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT9_MSG_DATA_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT9_CONTROL_DEFAULT                                         0x00000000
#define smnPCIEMSIX_VECT10_ADDR_LO_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT10_ADDR_HI_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT10_MSG_DATA_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT10_CONTROL_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT11_ADDR_LO_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT11_ADDR_HI_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT11_MSG_DATA_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT11_CONTROL_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT12_ADDR_LO_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT12_ADDR_HI_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT12_MSG_DATA_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT12_CONTROL_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT13_ADDR_LO_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT13_ADDR_HI_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT13_MSG_DATA_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT13_CONTROL_DEFAULT                                        0x00000000
#define smnPCIEMSIX_VECT14_ADDR_LO_DEFAULT                                        0x00000000
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#define smnPCIEMSIX_VECT218_ADDR_HI_DEFAULT                                       0x00000000
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#define smnPCIEMSIX_VECT245_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT246_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT246_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT246_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT246_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT247_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT247_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT247_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT247_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT248_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT248_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT248_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT248_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT249_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT249_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT249_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT249_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT250_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT250_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT250_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT250_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT251_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT251_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT251_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT251_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT252_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT252_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT252_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT252_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT253_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT253_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT253_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT253_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT254_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT254_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT254_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT254_CONTROL_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT255_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT255_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIEMSIX_VECT255_MSG_DATA_DEFAULT                                      0x00000000
#define smnPCIEMSIX_VECT255_CONTROL_DEFAULT                                       0x00000000


// addressBlock: nbio_nbif0_pciemsix_0_usb_MSIXPDEC
#define smnPCIEMSIX_PBA_0_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_1_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_2_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_3_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_4_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_5_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_6_DEFAULT                                                 0x00000000
#define smnPCIEMSIX_PBA_7_DEFAULT                                                 0x00000000


// addressBlock: nbio_pcie0_pswusp0_pciedir_p
#define smnPCIEP_RESERVED_DEFAULT                                                 0x00000000
#define smnPCIEP_SCRATCH_DEFAULT                                                  0x00000000
#define smnPCIEP_PORT_CNTL_DEFAULT                                                0x06000009
#define smnPCIE_TX_CNTL_DEFAULT                                                   0x00408000
#define smnPCIE_TX_REQUESTER_ID_DEFAULT                                           0x00000000
#define smnPCIE_TX_VENDOR_SPECIFIC_DEFAULT                                        0x00000000
#define smnPCIE_TX_REQUEST_NUM_CNTL_DEFAULT                                       0x02000000
#define smnPCIE_TX_SEQ_DEFAULT                                                    0x00000000
#define smnPCIE_TX_REPLAY_DEFAULT                                                 0x00480003
#define smnPCIE_TX_ACK_LATENCY_LIMIT_DEFAULT                                      0x00000000
#define smnPCIE_TX_NOP_DLLP_DEFAULT                                               0x00000000
#define smnPCIE_TX_CNTL_2_DEFAULT                                                 0x00000004
#define smnPCIE_TX_CREDITS_ADVT_P_DEFAULT                                         0x00000000
#define smnPCIE_TX_CREDITS_ADVT_NP_DEFAULT                                        0x00000000
#define smnPCIE_TX_CREDITS_ADVT_CPL_DEFAULT                                       0x00000000
#define smnPCIE_TX_CREDITS_INIT_P_DEFAULT                                         0x00000000
#define smnPCIE_TX_CREDITS_INIT_NP_DEFAULT                                        0x00000000
#define smnPCIE_TX_CREDITS_INIT_CPL_DEFAULT                                       0x00000000
#define smnPCIE_TX_CREDITS_STATUS_DEFAULT                                         0x00000000
#define smnPCIE_TX_CREDITS_FCU_THRESHOLD_DEFAULT                                  0x03330333
#define smnPCIE_P_PORT_LANE_STATUS_DEFAULT                                        0x00000000
#define smnPCIE_FC_P_DEFAULT                                                      0x00020008
#define smnPCIE_FC_NP_DEFAULT                                                     0x00020002
#define smnPCIE_FC_CPL_DEFAULT                                                    0x00000000
#define smnPCIE_FC_P_VC1_DEFAULT                                                  0x00020008
#define smnPCIE_FC_NP_VC1_DEFAULT                                                 0x00000000
#define smnPCIE_FC_CPL_VC1_DEFAULT                                                0x00000000
#define smnPSWUSP0_PCIE_ERR_CNTL_DEFAULT                                          0x00000500
#define smnPSWUSP0_PCIE_RX_CNTL_DEFAULT                                           0x01084000
#define smnPCIE_RX_EXPECTED_SEQNUM_DEFAULT                                        0x00000000
#define smnPCIE_RX_VENDOR_SPECIFIC_DEFAULT                                        0x00000000
#define smnPCIE_RX_CNTL3_DEFAULT                                                  0x00000000
#define smnPCIE_RX_CREDITS_ALLOCATED_P_DEFAULT                                    0x00000000
#define smnPCIE_RX_CREDITS_ALLOCATED_NP_DEFAULT                                   0x00000000
#define smnPCIE_RX_CREDITS_ALLOCATED_CPL_DEFAULT                                  0x00000000
#define smnPCIEP_ERROR_INJECT_PHYSICAL_DEFAULT                                    0x00000000
#define smnPCIEP_ERROR_INJECT_TRANSACTION_DEFAULT                                 0x00000000
#define smnPCIEP_SRIOV_PRIV_CTRL_DEFAULT                                          0x00000000
#define smnPCIEP_NAK_COUNTER_DEFAULT                                              0x00000000
#define smnPCIE_LC_CNTL_DEFAULT                                                   0x40010050
#define smnPCIE_LC_TRAINING_CNTL_DEFAULT                                          0x94009880
#define smnPCIE_LC_LINK_WIDTH_CNTL_DEFAULT                                        0xda800006
#define smnPCIE_LC_N_FTS_CNTL_DEFAULT                                             0x00ffc20c
#define smnPSWUSP0_PCIE_LC_SPEED_CNTL_DEFAULT                                     0x10000200
#define smnPCIE_LC_STATE0_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE1_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE2_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE3_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE4_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE5_DEFAULT                                                 0x00000000
#define smnPCIE_LINK_MANAGEMENT_CNTL2_DEFAULT                                     0x00000000
#define smnPSWUSP0_PCIE_LC_CNTL2_DEFAULT                                          0x96180280
#define smnPCIE_LC_BW_CHANGE_CNTL_DEFAULT                                         0x00000000
#define smnPCIE_LC_CDR_CNTL_DEFAULT                                               0x01018060
#define smnPCIE_LC_LANE_CNTL_DEFAULT                                              0x00000000
#define smnPCIE_LC_CNTL3_DEFAULT                                                  0xa850a020
#define smnPCIE_LC_CNTL4_DEFAULT                                                  0x0340048c
#define smnPCIE_LC_CNTL5_DEFAULT                                                  0x40200000
#define smnPCIE_LC_FORCE_COEFF_DEFAULT                                            0x00080000
#define smnPCIE_LC_BEST_EQ_SETTINGS_DEFAULT                                       0x00000000
#define smnPCIE_LC_FORCE_EQ_REQ_COEFF_DEFAULT                                     0x00000000
#define smnPCIE_LC_CNTL6_DEFAULT                                                  0x8a000090
#define smnPCIE_LC_CNTL7_DEFAULT                                                  0x010002ee
#define smnPCIE_LINK_MANAGEMENT_STATUS_DEFAULT                                    0x00000000
#define smnPCIE_LINK_MANAGEMENT_MASK_DEFAULT                                      0x00003fff
#define smnPCIE_LINK_MANAGEMENT_CNTL_DEFAULT                                      0x00000000
#define smnPCIEP_STRAP_LC_DEFAULT                                                 0x00000000
#define smnPSWUSP0_PCIEP_STRAP_MISC_DEFAULT                                       0x00000000
#define smnPCIEP_STRAP_LC2_DEFAULT                                                0x00000000
#define smnPCIE_LC_L1_PM_SUBSTATE_DEFAULT                                         0x04540000
#define smnPCIE_LC_L1_PM_SUBSTATE2_DEFAULT                                        0x00000000
#define smnPCIE_LC_PORT_ORDER_DEFAULT                                             0x00000000
#define smnPCIEP_BCH_ECC_CNTL_DEFAULT                                             0x00000100
#define smnPCIE_LC_CNTL8_DEFAULT                                                  0x00400000
#define smnPCIE_LC_CNTL9_DEFAULT                                                  0xf0ffec00
#define smnPCIE_LC_FORCE_COEFF2_DEFAULT                                           0x00080000
#define smnPCIE_LC_FORCE_EQ_REQ_COEFF2_DEFAULT                                    0x00000000
#define smnPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_DEFAULT                          0x00000003
#define smnPCIE_LC_CNTL10_DEFAULT                                                 0x30000003
#define smnPCIE_LC_CNTL11_DEFAULT                                                 0x00602000
#define smnPCIE_LC_CNTL12_DEFAULT                                                 0x00000017
#define smnPCIE_LC_SAVE_RESTORE_1_DEFAULT                                         0x00000000
#define smnPCIE_LC_SAVE_RESTORE_2_DEFAULT                                         0x00000000


// addressBlock: nbio_pcie0_pciedir
#define smnPCIE_RESERVED_DEFAULT                                                  0x00000000
#define smnPCIE_SCRATCH_DEFAULT                                                   0x00000000
#define smnPCIE_RX_NUM_NAK_DEFAULT                                                0x00000000
#define smnPCIE_RX_NUM_NAK_GENERATED_DEFAULT                                      0x00000000
#define smnPCIE_CNTL_DEFAULT                                                      0x80811000
#define smnPCIE_CONFIG_CNTL_DEFAULT                                               0x0000000f
#define smnPCIE_DEBUG_CNTL_DEFAULT                                                0x00000001
#define smnPCIE_TX_TRACKING_ADDR_LO_DEFAULT                                       0x00000000
#define smnPCIE_TX_TRACKING_ADDR_HI_DEFAULT                                       0x00000000
#define smnPCIE_TX_TRACKING_CTRL_STATUS_DEFAULT                                   0x00000000
#define smnPCIE_BW_BY_UNITID_DEFAULT                                              0x00000000
#define smnPCIE_CNTL2_DEFAULT                                                     0x0e000109
#define smnPCIE_RX_CNTL2_DEFAULT                                                  0x00000000
#define smnPCIE_TX_F0_ATTR_CNTL_DEFAULT                                           0x00000000
#define smnPCIE_TX_SWUS_ATTR_CNTL_DEFAULT                                         0x00000000
#define smnPCIE_CI_CNTL_DEFAULT                                                   0x40000010
#define smnPCIE_BUS_CNTL_DEFAULT                                                  0x00000000
#define smnPCIE_LC_STATE6_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE7_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE8_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE9_DEFAULT                                                 0x00000000
#define smnPCIE_LC_STATE10_DEFAULT                                                0x00000000
#define smnPCIE_LC_STATE11_DEFAULT                                                0x00000000
#define smnPCIE_LC_STATUS1_DEFAULT                                                0x00000000
#define smnPCIE_LC_STATUS2_DEFAULT                                                0x00000000
#define smnPCIE_TX_CNTL3_DEFAULT                                                  0x001808c0
#define smnPCIE_TX_STATUS_DEFAULT                                                 0x00000000
#define smnPCIE_WPR_CNTL_DEFAULT                                                  0x00000005
#define smnPCIE_RX_LAST_TLP0_DEFAULT                                              0x00000000
#define smnPCIE_RX_LAST_TLP1_DEFAULT                                              0x00000000
#define smnPCIE_RX_LAST_TLP2_DEFAULT                                              0x00000000
#define smnPCIE_RX_LAST_TLP3_DEFAULT                                              0x00000000
#define smnPCIE_TX_LAST_TLP0_DEFAULT                                              0x00000000
#define smnPCIE_TX_LAST_TLP1_DEFAULT                                              0x00000000
#define smnPCIE_TX_LAST_TLP2_DEFAULT                                              0x00000000
#define smnPCIE_TX_LAST_TLP3_DEFAULT                                              0x00000000
#define smnPCIE_I2C_REG_ADDR_EXPAND_DEFAULT                                       0x00000000
#define smnPCIE_I2C_REG_DATA_DEFAULT                                              0x00000000
#define smnPCIE_CFG_CNTL_DEFAULT                                                  0x00000000
#define smnPCIE_LC_PM_CNTL_DEFAULT                                                0x76543210
#define smnPCIE_LC_PORT_ORDER_CNTL_DEFAULT                                        0x00000000
#define smnPCIE_P_CNTL_DEFAULT                                                    0x00850000
#define smnPCIE_P_BUF_STATUS_DEFAULT                                              0x00000000
#define smnPCIE_P_DECODER_STATUS_DEFAULT                                          0x00000000
#define smnPCIE_P_MISC_STATUS_DEFAULT                                             0x00000000
#define smnPCIE_P_RCV_L0S_FTS_DET_DEFAULT                                         0x000000ff
#define smnPCIE_RX_AD_DEFAULT                                                     0x00000003
#define smnPCIE_SDP_CTRL_DEFAULT                                                  0x00000002
#define smnPCIE_SDP_SWUS_SLV_ATTR_CTRL_DEFAULT                                    0x00000000
#define smnPCIE_PERF_COUNT_CNTL_DEFAULT                                           0x00000000
#define smnPCIE_PERF_CNTL_TXCLK1_DEFAULT                                          0x00000000
#define smnPCIE_PERF_COUNT0_TXCLK1_DEFAULT                                        0x00000000
#define smnPCIE_PERF_COUNT1_TXCLK1_DEFAULT                                        0x00000000
#define smnPCIE_PERF_CNTL_TXCLK2_DEFAULT                                          0x00000000
#define smnPCIE_PERF_COUNT0_TXCLK2_DEFAULT                                        0x00000000
#define smnPCIE_PERF_COUNT1_TXCLK2_DEFAULT                                        0x00000000
#define smnPCIE_PERF_CNTL_TXCLK3_DEFAULT                                          0x00000000
#define smnPCIE_PERF_COUNT0_TXCLK3_DEFAULT                                        0x00000000
#define smnPCIE_PERF_COUNT1_TXCLK3_DEFAULT                                        0x00000000
#define smnPCIE_PERF_CNTL_TXCLK4_DEFAULT                                          0x00000000
#define smnPCIE_PERF_COUNT0_TXCLK4_DEFAULT                                        0x00000000
#define smnPCIE_PERF_COUNT1_TXCLK4_DEFAULT                                        0x00000000
#define smnPCIE_PERF_CNTL_SCLK1_DEFAULT                                           0x00000000
#define smnPCIE_PERF_COUNT0_SCLK1_DEFAULT                                         0x00000000
#define smnPCIE_PERF_COUNT1_SCLK1_DEFAULT                                         0x00000000
#define smnPCIE_PERF_CNTL_SCLK2_DEFAULT                                           0x00000000
#define smnPCIE_PERF_COUNT0_SCLK2_DEFAULT                                         0x00000000
#define smnPCIE_PERF_COUNT1_SCLK2_DEFAULT                                         0x00000000
#define smnPCIE_PERF_CNTL_EVENT_LC_PORT_SEL_DEFAULT                               0x00000000
#define smnPCIE_PERF_CNTL_EVENT_CI_PORT_SEL_DEFAULT                               0x00000000
#define smnPCIE_HIP_REG0_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG1_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG2_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG3_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG4_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG5_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG6_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG7_DEFAULT                                                  0x00000000
#define smnPCIE_HIP_REG8_DEFAULT                                                  0x00008000
#define smnPCIE_STRAP_F0_DEFAULT                                                  0x00000000
#define smnPCIE_STRAP_MISC_DEFAULT                                                0x00000000
#define smnPCIE_STRAP_MISC2_DEFAULT                                               0x00000000
#define smnPCIE_STRAP_PI_DEFAULT                                                  0x00000000
#define smnPCIE_STRAP_I2C_BD_DEFAULT                                              0x00000000
#define smnPCIE_PRBS_CLR_DEFAULT                                                  0x00000000
#define smnPCIE_PRBS_STATUS1_DEFAULT                                              0x00000000
#define smnPCIE_PRBS_STATUS2_DEFAULT                                              0x00000000
#define smnPCIE_PRBS_FREERUN_DEFAULT                                              0x00000000
#define smnPCIE_PRBS_MISC_DEFAULT                                                 0x00000000
#define smnPCIE_PRBS_USER_PATTERN_DEFAULT                                         0x00000000
#define smnPCIE_PRBS_LO_BITCNT_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_HI_BITCNT_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_ERRCNT_0_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_1_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_2_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_3_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_4_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_5_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_6_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_7_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_8_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_9_DEFAULT                                             0x00000000
#define smnPCIE_PRBS_ERRCNT_10_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_ERRCNT_11_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_ERRCNT_12_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_ERRCNT_13_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_ERRCNT_14_DEFAULT                                            0x00000000
#define smnPCIE_PRBS_ERRCNT_15_DEFAULT                                            0x00000000
#define smnSWRST_COMMAND_STATUS_DEFAULT                                           0x00000000
#define smnSWRST_GENERAL_CONTROL_DEFAULT                                          0x02001002
#define smnSWRST_COMMAND_0_DEFAULT                                                0x00000000
#define smnSWRST_COMMAND_1_DEFAULT                                                0x04000000
#define smnSWRST_CONTROL_0_DEFAULT                                                0x5600ff00
#define smnSWRST_CONTROL_1_DEFAULT                                                0xc220ffff
#define smnSWRST_CONTROL_2_DEFAULT                                                0x00000000
#define smnSWRST_CONTROL_3_DEFAULT                                                0x00000000
#define smnSWRST_CONTROL_4_DEFAULT                                                0x5c00ff01
#define smnSWRST_CONTROL_5_DEFAULT                                                0xfe20ffff
#define smnSWRST_CONTROL_6_DEFAULT                                                0x000007ff
#define smnSWRST_EP_COMMAND_0_DEFAULT                                             0x00000000
#define smnSWRST_EP_CONTROL_0_DEFAULT                                             0x00000500
#define smnCPM_CONTROL_DEFAULT                                                    0x0080ca00
#define smnCPM_SPLIT_CONTROL_DEFAULT                                              0x00000000
#define smnSMN_APERTURE_ID_A_DEFAULT                                              0x00000000
#define smnSMN_APERTURE_ID_B_DEFAULT                                              0x00000000
#define smnLNCNT_CONTROL_DEFAULT                                                  0x00000000
#define smnLNCNT_QUAN_THRD_DEFAULT                                                0x00000000
#define smnLNCNT_WEIGHT_DEFAULT                                                   0x00000000
#define smnSMU_INT_PIN_SHARING_PORT_INDICATOR_DEFAULT                             0x00000000
#define smnPCIE_PGMST_CNTL_DEFAULT                                                0x00000000
#define smnPCIE_PGSLV_CNTL_DEFAULT                                                0x00000004
#define smnLC_CPM_CONTROL_0_DEFAULT                                               0x00000000
#define smnLC_CPM_CONTROL_1_DEFAULT                                               0x00000001
#define smnPCIE_RXMARGIN_CONTROL_CAPABILITIES_DEFAULT                             0x00000000
#define smnPCIE_RXMARGIN_1_SETTINGS_DEFAULT                                       0x00000000
#define smnPCIE_RXMARGIN_2_SETTINGS_DEFAULT                                       0x00000000
#define smnPCIE_PRESENCE_DETECT_SELECT_DEFAULT                                    0x00000000
#define smnPCIE_LC_DEBUG_CNTL_DEFAULT                                             0x00010000


// addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp
#define cfgBIF_CFG_DEV0_SWDS0_VENDOR_ID_DEFAULT                                   0x00001002
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_ID_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_COMMAND_DEFAULT                                     0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_STATUS_DEFAULT                                      0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_REVISION_ID_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PROG_INTERFACE_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SUB_CLASS_DEFAULT                                   0x00000004
#define cfgBIF_CFG_DEV0_SWDS0_BASE_CLASS_DEFAULT                                  0x00000006
#define cfgBIF_CFG_DEV0_SWDS0_CACHE_LINE_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_LATENCY_DEFAULT                                     0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_HEADER_DEFAULT                                      0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_BIST_DEFAULT                                        0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_BASE_ADDR_1_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_BASE_ADDR_2_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SUB_BUS_NUMBER_LATENCY_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_IO_BASE_LIMIT_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SECONDARY_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_MEM_BASE_LIMIT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PREF_BASE_LIMIT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PREF_BASE_UPPER_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PREF_LIMIT_UPPER_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_IO_BASE_LIMIT_HI_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_CAP_PTR_DEFAULT                                     0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_ROM_BASE_ADDR_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_INTERRUPT_LINE_DEFAULT                              0x000000ff
#define cfgBIF_CFG_DEV0_SWDS0_INTERRUPT_PIN_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_IRQ_BRIDGE_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PMI_CAP_LIST_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PMI_CAP_DEFAULT                                     0x0000c800
#define cfgBIF_CFG_DEV0_SWDS0_PMI_STATUS_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_CAP_LIST_DEFAULT                               0x0000a000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_CAP_DEFAULT                                    0x00000062
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CAP_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CNTL_DEFAULT                                 0x00002810
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_STATUS_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP_DEFAULT                                    0x00000d04
#define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS_DEFAULT                                 0x00002001
#define cfgBIF_CFG_DEV0_SWDS0_SLOT_CAP_DEFAULT                                    0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SLOT_CNTL_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SLOT_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CAP2_DEFAULT                                 0x00010000
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_CNTL2_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_DEVICE_STATUS2_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_LINK_CAP2_DEFAULT                                   0x0000001e
#define cfgBIF_CFG_DEV0_SWDS0_LINK_CNTL2_DEFAULT                                  0x00000004
#define cfgBIF_CFG_DEV0_SWDS0_LINK_STATUS2_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SLOT_CAP2_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SLOT_CNTL2_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SLOT_STATUS2_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_MSI_CAP_LIST_DEFAULT                                0x0000c000
#define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_CNTL_DEFAULT                                0x00000080
#define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_ADDR_LO_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_ADDR_HI_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_DATA_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_MSI_MSG_DATA_64_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SSID_CAP_LIST_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_SSID_CAP_DEFAULT                                    0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT           0x11000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VENDOR_SPECIFIC2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC_ENH_CAP_LIST_DEFAULT                        0x14000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CAP_REG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CAP_REG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_PORT_VC_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_CAP_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_CNTL_DEFAULT                      0x000000fe
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC0_RESOURCE_STATUS_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_CAP_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_CNTL_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_VC1_RESOURCE_STATUS_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_SWDS0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT            0x15000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_ADAPTER_ID_DEFAULT                             0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_CAP_PTR_DEFAULT                                0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_INTERRUPT_PIN_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CAP_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_LINK_STATUS2_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_CLASS_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_BIST_DEFAULT                                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_3_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_BASE_ADDR_5_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_ADAPTER_ID_DEFAULT                             0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_CAP_PTR_DEFAULT                                0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CAP_DEFAULT                               0x00000002
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_DEVICE_STATUS2_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_MSIX_TABLE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_COMMAND_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_BIST_DEFAULT                                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_BASE_ADDR_3_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_INTERRUPT_LINE_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_CAP_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_LINK_STATUS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_DEVICE_STATUS2_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_VENDOR_ID_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_CACHE_LINE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_CACHE_LINE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_VENDOR_ID_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_0_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_COMMAND_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PROG_INTERFACE_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_0_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_1_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MAX_LATENCY_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_CNTL_DEFAULT                           0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_MASK_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSI_PENDING_64_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG1_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_0_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_REVISION_ID_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_BASE_ADDR_2_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF11_0_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF11_0_MSI_PENDING_64_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF12_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF12_0_MSI_PENDING_64_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_1_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_DEVICE_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF14_0_INTERRUPT_LINE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_0_MSI_PENDING_64_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_BASE_ADDR_5_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_MASK_64_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_MSIX_TABLE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_MSIX_PBA_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_1_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_INTERRUPT_PIN_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CAP_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_LINK_STATUS2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF21_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF21_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_1_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_INTERRUPT_PIN_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_MASK_64_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_INTERRUPT_PIN_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_STATUS_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_STATUS_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_LINK_STATUS2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF23_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_REVISION_ID_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_SUB_CLASS_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CAP_DEFAULT                              0x00000002
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_MASK_64_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_MSIX_TABLE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_LINK_STATUS_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_CACHE_LINE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF28_0_INTERRUPT_LINE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_0_MSI_PENDING_64_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF29_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MAX_LATENCY_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_0_LINK_STATUS_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_CACHE_LINE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_0_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC
#define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_DEFAULT                                  0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MM_DATA_DEFAULT                                   0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MM_INDEX_HI_DEFAULT                               0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1
#define mmRCC_DEV0_EPF0_VF0_RCC_ERR_LOG_DEFAULT                                  0x00000000
#define mmRCC_DEV0_EPF0_VF0_RCC_DOORBELL_APER_EN_DEFAULT                         0x00000000
#define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE_DEFAULT                           0x00000000
#define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED_DEFAULT                          0x00000000
#define mmRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT                      0x00000000


// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1
#define mmBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS_DEFAULT                            0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG_DEFAULT                        0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT      0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT       0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT           0x00000100
#define mmBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT              0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT              0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_DEFAULT                         0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE_DEFAULT                        0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING_DEFAULT                         0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT                  0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW3_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW0_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_CONTROL_DEFAULT                           0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_INT_CNTL_DEFAULT                          0x00000000
#define mmBIF_BX_DEV0_EPF0_VF0_BIF_VMHV_MAILBOX_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2
#define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_LO_DEFAULT                        0x00000000
#define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_ADDR_HI_DEFAULT                        0x00000000
#define mmRCC_DEV0_EPF0_VF0_GFXMSIX_VECT0_MSG_DATA_DEFAULT                       0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf1_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_SYSPFVFDEC
#define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_DEFAULT                                  0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf3_BIFPFVFDEC1
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#define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                    0x00000000
#define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                    0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf3_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1
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#define mmBIF_BX_DEV0_EPF0_VF4_GPU_HDP_FLUSH_DONE_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_SYSPFVFDEC
#define mmBIF_BX_DEV0_EPF0_VF11_MM_INDEX_DEFAULT                                 0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf16_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf16_BIFPFVFDEC1
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#define mmBIF_BX_DEV0_EPF0_VF16_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                   0x00000000
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#define mmBIF_BX_DEV0_EPF0_VF17_GPU_HDP_FLUSH_DONE_DEFAULT                       0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf24_SYSPFVFDEC
#define mmBIF_BX_DEV0_EPF0_VF24_MM_INDEX_DEFAULT                                 0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf27_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_SYSPFVFDEC
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_SYSPFVFDEC
#define mmBIF_BX_DEV0_EPF0_VF29_MM_INDEX_DEFAULT                                 0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_BIFPFVFDEC1
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#define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                   0x00000000
#define mmBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                   0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1
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#define mmBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE_DEFAULT                       0x00000000
#define mmBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING_DEFAULT                        0x00000000
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#define mmBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0_DEFAULT                   0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf0_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                    0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF4_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                    0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_SYSPFVFDEC
#define cfgBIF_BX_DEV0_EPF0_VF6_MM_INDEX_DEFAULT                                  0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf6_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF6_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                    0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf7_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF7_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                    0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf8_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf8_BIFDEC2
#define cfgRCC_DEV0_EPF0_VF8_GFXMSIX_VECT0_ADDR_LO_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF11_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                   0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf11_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf12_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF12_GPU_HDP_FLUSH_DONE_DEFAULT                       0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf12_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf13_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf13_BIFDEC2
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#define cfgBIF_BX_DEV0_EPF0_VF17_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                   0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf17_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf18_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf19_SYSPFVFDEC
#define cfgBIF_BX_DEV0_EPF0_VF19_MM_INDEX_DEFAULT                                 0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf19_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf20_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf20_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf21_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf21_BIFDEC2
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF24_MAILBOX_CONTROL_DEFAULT                          0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf24_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_SYSPFVFDEC
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#define cfgBIF_BX_DEV0_EPF0_VF25_MM_INDEX_HI_DEFAULT                              0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf25_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF25_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT             0x00000000
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#define cfgBIF_BX_DEV0_EPF0_VF25_GPU_HDP_FLUSH_DONE_DEFAULT                       0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF25_BIF_TRANS_PENDING_DEFAULT                        0x00000000
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#define cfgBIF_BX_DEV0_EPF0_VF25_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                   0x00000000
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf25_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf26_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf26_BIFDEC2
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf28_SYSPFVFDEC
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// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf28_BIFPFVFDEC1
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// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf29_BIFPFVFDEC1
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#define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_CONTROL_DEFAULT                          0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF29_MAILBOX_INT_CNTL_DEFAULT                         0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF29_BIF_VMHV_MAILBOX_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf29_BIFDEC2
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT0_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT1_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT2_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_VECT3_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF29_GFXMSIX_PBA_DEFAULT                                 0x00000000


// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_SYSPFVFDEC
#define cfgBIF_BX_DEV0_EPF0_VF30_MM_INDEX_DEFAULT                                 0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MM_DATA_DEFAULT                                  0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MM_INDEX_HI_DEFAULT                              0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFPFVFDEC1
#define cfgRCC_DEV0_EPF0_VF30_RCC_ERR_LOG_DEFAULT                                 0x00000000
#define cfgRCC_DEV0_EPF0_VF30_RCC_DOORBELL_APER_EN_DEFAULT                        0x00000000
#define cfgRCC_DEV0_EPF0_VF30_RCC_CONFIG_MEMSIZE_DEFAULT                          0x00000000
#define cfgRCC_DEV0_EPF0_VF30_RCC_CONFIG_RESERVED_DEFAULT                         0x00000000
#define cfgRCC_DEV0_EPF0_VF30_RCC_IOV_FUNC_IDENTIFIER_DEFAULT                     0x00000000


// addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf30_BIFPFVFDEC1
#define cfgBIF_BX_DEV0_EPF0_VF30_BIF_BME_STATUS_DEFAULT                           0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_BIF_ATOMIC_ERR_LOG_DEFAULT                       0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT     0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT      0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT          0x00000100
#define cfgBIF_BX_DEV0_EPF0_VF30_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT             0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT             0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_REQ_DEFAULT                        0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_GPU_HDP_FLUSH_DONE_DEFAULT                       0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_BIF_TRANS_PENDING_DEFAULT                        0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT                 0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW0_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW1_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW2_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_TRN_DW3_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW0_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                   0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_CONTROL_DEFAULT                          0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_MAILBOX_INT_CNTL_DEFAULT                         0x00000000
#define cfgBIF_BX_DEV0_EPF0_VF30_BIF_VMHV_MAILBOX_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_vf30_BIFDEC2
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT0_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT1_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT2_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_LO_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_ADDR_HI_DEFAULT                       0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_MSG_DATA_DEFAULT                      0x00000000
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_VECT3_CONTROL_DEFAULT                       0x00000001
#define cfgRCC_DEV0_EPF0_VF30_GFXMSIX_PBA_DEFAULT                                 0x00000000


// addressBlock: nbio_pcie0_pswuscfg0_cfgdecp
#define cfgPSWUSCFG0_1_VENDOR_ID_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_1_DEVICE_ID_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_1_COMMAND_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_1_STATUS_DEFAULT                                             0x00000000
#define cfgPSWUSCFG0_1_REVISION_ID_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_1_PROG_INTERFACE_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_SUB_CLASS_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_1_BASE_CLASS_DEFAULT                                         0x00000000
#define cfgPSWUSCFG0_1_CACHE_LINE_DEFAULT                                         0x00000000
#define cfgPSWUSCFG0_1_LATENCY_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_1_HEADER_DEFAULT                                             0x00000000
#define cfgPSWUSCFG0_1_BIST_DEFAULT                                               0x00000000
#define cfgPSWUSCFG0_1_SUB_BUS_NUMBER_LATENCY_DEFAULT                             0x00000000
#define cfgPSWUSCFG0_1_IO_BASE_LIMIT_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_SECONDARY_STATUS_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_1_MEM_BASE_LIMIT_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PREF_BASE_LIMIT_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_PREF_BASE_UPPER_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_PREF_LIMIT_UPPER_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_1_IO_BASE_LIMIT_HI_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_1_CAP_PTR_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_1_ROM_BASE_ADDR_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_INTERRUPT_LINE_DEFAULT                                     0x000000ff
#define cfgPSWUSCFG0_1_INTERRUPT_PIN_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_IRQ_BRIDGE_CNTL_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_EXT_BRIDGE_CNTL_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_VENDOR_CAP_LIST_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_ADAPTER_ID_W_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PMI_CAP_LIST_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PMI_CAP_DEFAULT                                            0x00000000
#define cfgPSWUSCFG0_1_PMI_STATUS_CNTL_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_PCIE_CAP_LIST_DEFAULT                                      0x0000a000
#define cfgPSWUSCFG0_1_PCIE_CAP_DEFAULT                                           0x00000002
#define cfgPSWUSCFG0_1_DEVICE_CAP_DEFAULT                                         0x00000000
#define cfgPSWUSCFG0_1_DEVICE_CNTL_DEFAULT                                        0x00002910
#define cfgPSWUSCFG0_1_DEVICE_STATUS_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_LINK_CAP_DEFAULT                                           0x00011c04
#define cfgPSWUSCFG0_1_LINK_CNTL_DEFAULT                                          0x00000000
#define cfgPSWUSCFG0_1_LINK_STATUS_DEFAULT                                        0x00000001
#define cfgPSWUSCFG0_1_DEVICE_CAP2_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_1_DEVICE_CNTL2_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_DEVICE_STATUS2_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_LINK_CAP2_DEFAULT                                          0x0000001e
#define cfgPSWUSCFG0_1_LINK_CNTL2_DEFAULT                                         0x00000004
#define cfgPSWUSCFG0_1_LINK_STATUS2_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_MSI_CAP_LIST_DEFAULT                                       0x0000c000
#define cfgPSWUSCFG0_1_MSI_MSG_CNTL_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_MSI_MSG_ADDR_LO_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_MSI_MSG_ADDR_HI_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_MSI_MSG_DATA_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_MSI_MSG_DATA_64_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_SSID_CAP_LIST_DEFAULT                                      0x0000c800
#define cfgPSWUSCFG0_1_SSID_CAP_DEFAULT                                           0x00000000
#define cfgPSWUSCFG0_1_MSI_MAP_CAP_LIST_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_1_MSI_MAP_CAP_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT                  0x11000000
#define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                           0x00000000
#define cfgPSWUSCFG0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                              0x00000000
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#define cfgPSWUSCFG0_1_PCIE_VC_ENH_CAP_LIST_DEFAULT                               0x14000000
#define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG1_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_1_PCIE_PORT_VC_CAP_REG2_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_1_PCIE_PORT_VC_CNTL_DEFAULT                                  0x00000000
#define cfgPSWUSCFG0_1_PCIE_PORT_VC_STATUS_DEFAULT                                0x00000000
#define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CAP_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT                             0x000000fe
#define cfgPSWUSCFG0_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT                           0x00000002
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#define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT                             0x00000000
#define cfgPSWUSCFG0_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT                           0x00000002
#define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT                   0x15000000
#define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT                            0x00000000
#define cfgPSWUSCFG0_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                            0x00000000
#define cfgPSWUSCFG0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT                      0x27020000
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#define cfgPSWUSCFG0_1_PCIE_CORR_ERR_MASK_DEFAULT                                 0x00006000
#define cfgPSWUSCFG0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                              0x00000000
#define cfgPSWUSCFG0_1_PCIE_HDR_LOG0_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_HDR_LOG1_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_HDR_LOG2_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_HDR_LOG3_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT                        0x2a000000
#define cfgPSWUSCFG0_1_PCIE_LINK_CNTL3_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_PCIE_LANE_ERROR_STATUS_DEFAULT                             0x00000000
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#define cfgPSWUSCFG0_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
#define cfgPSWUSCFG0_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
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#define cfgPSWUSCFG0_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT                      0x00007f7f
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#define cfgPSWUSCFG0_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT                              0x2f000000
#define cfgPSWUSCFG0_1_PCIE_ACS_CAP_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_ACS_CNTL_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_ENH_CAP_LIST_DEFAULT                               0x32000000
#define cfgPSWUSCFG0_1_PCIE_MC_CAP_DEFAULT                                        0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_CNTL_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_ADDR0_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_ADDR1_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_RCV0_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_RCV1_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL0_DEFAULT                                 0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_ALL1_DEFAULT                                 0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_OVERLAY_BAR0_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_1_PCIE_MC_OVERLAY_BAR1_DEFAULT                               0x00000000
#define cfgPSWUSCFG0_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT                              0x32800000
#define cfgPSWUSCFG0_1_PCIE_LTR_CAP_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                              0x38000000
#define cfgPSWUSCFG0_1_PCIE_ARI_CAP_DEFAULT                                       0x00000000
#define cfgPSWUSCFG0_1_PCIE_ARI_CNTL_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CAP_LIST_DEFAULT                            0x3c400000
#define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CAP_DEFAULT                                 0x00000000
#define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CNTL_DEFAULT                                0x00000000
#define cfgPSWUSCFG0_1_PCIE_L1_PM_SUB_CNTL2_DEFAULT                               0x00000028
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_LIST_DEFAULT                                  0x40000000
#define cfgPSWUSCFG0_1_PCIE_ESM_HEADER_1_DEFAULT                                  0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_HEADER_2_DEFAULT                                  0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_STATUS_DEFAULT                                    0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CTRL_DEFAULT                                      0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_1_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_2_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_3_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_4_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_5_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_6_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_ESM_CAP_7_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_PCIE_DLF_ENH_CAP_LIST_DEFAULT                              0x41000000
#define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_CAP_DEFAULT                              0x80000001
#define cfgPSWUSCFG0_1_DATA_LINK_FEATURE_STATUS_DEFAULT                           0x00000000
#define cfgPSWUSCFG0_1_PCIE_PHY_16GT_ENH_CAP_LIST_DEFAULT                         0x44000000
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#define cfgPSWUSCFG0_1_LINK_CNTL_16GT_DEFAULT                                     0x00000000
#define cfgPSWUSCFG0_1_LINK_STATUS_16GT_DEFAULT                                   0x00000000
#define cfgPSWUSCFG0_1_LOCAL_PARITY_MISMATCH_STATUS_16GT_DEFAULT                  0x00000000
#define cfgPSWUSCFG0_1_RTM1_PARITY_MISMATCH_STATUS_16GT_DEFAULT                   0x00000000
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#define cfgPSWUSCFG0_1_LANE_0_EQUALIZATION_CNTL_16GT_DEFAULT                      0x000000ff
#define cfgPSWUSCFG0_1_LANE_1_EQUALIZATION_CNTL_16GT_DEFAULT                      0x000000ff
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#define cfgPSWUSCFG0_1_LANE_3_EQUALIZATION_CNTL_16GT_DEFAULT                      0x000000ff
#define cfgPSWUSCFG0_1_LANE_4_EQUALIZATION_CNTL_16GT_DEFAULT                      0x000000ff
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#define cfgPSWUSCFG0_1_LANE_6_EQUALIZATION_CNTL_16GT_DEFAULT                      0x000000ff
#define cfgPSWUSCFG0_1_LANE_7_EQUALIZATION_CNTL_16GT_DEFAULT                      0x000000ff
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// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1
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// addressBlock: nbio_nbif0_bif_swus_SUMDEC
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// addressBlock: nbio_nbif0_bif_cfg_dev0_swds_bifcfgdecp
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#define cfgBIF_CFG_DEV0_SWDS1_LINK_STATUS_DEFAULT                                 0x00002001
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#define cfgBIF_CFG_DEV0_SWDS1_SLOT_STATUS_DEFAULT                                 0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_1_LATENCY_DEFAULT                                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_HEADER_DEFAULT                                     0x00000080
#define cfgBIF_CFG_DEV0_EPF0_1_BIST_DEFAULT                                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_1_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_2_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_3_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_4_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_5_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_BASE_ADDR_6_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_CARDBUS_CIS_PTR_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_DEFAULT                                 0x73101002
#define cfgBIF_CFG_DEV0_EPF0_1_ROM_BASE_ADDR_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_CAP_PTR_DEFAULT                                    0x00000048
#define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_LINE_DEFAULT                             0x000000ff
#define cfgBIF_CFG_DEV0_EPF0_1_INTERRUPT_PIN_DEFAULT                              0x00000001
#define cfgBIF_CFG_DEV0_EPF0_1_MIN_GRANT_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MAX_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_VENDOR_CAP_LIST_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_ADAPTER_ID_W_DEFAULT                               0x73101002
#define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP_LIST_DEFAULT                               0x00006400
#define cfgBIF_CFG_DEV0_EPF0_1_PMI_CAP_DEFAULT                                    0x0000f000
#define cfgBIF_CFG_DEV0_EPF0_1_PMI_STATUS_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP_LIST_DEFAULT                              0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CAP_DEFAULT                                   0x00000012
#define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP_DEFAULT                                 0x00000f81
#define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL_DEFAULT                                0x00002810
#define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP_DEFAULT                                   0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_DEFAULT                                0x00000001
#define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CAP2_DEFAULT                                0x00010000
#define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_CNTL2_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_DEVICE_STATUS2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_LINK_CAP2_DEFAULT                                  0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_1_LINK_CNTL2_DEFAULT                                 0x00000004
#define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS2_DEFAULT                               0x00000001
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_CAP_LIST_DEFAULT                               0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_CNTL_DEFAULT                               0x00000084
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_LO_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_ADDR_HI_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MSG_DATA_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_MASK_64_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSI_PENDING_64_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSIX_CAP_LIST_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSIX_MSG_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSIX_TABLE_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_MSIX_PBA_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT          0x11000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC_ENH_CAP_LIST_DEFAULT                       0x14000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG1_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CAP_REG2_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PORT_VC_STATUS_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CAP_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_CNTL_DEFAULT                     0x000000fe
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC0_RESOURCE_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CAP_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_CNTL_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_DEFAULT           0x15000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW1_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DEV_SERIAL_NUM_DW2_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT              0x20020000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_MASK_DEFAULT                       0x00400000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                   0x00440010
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_STATUS_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_CORR_ERR_MASK_DEFAULT                         0x00006000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG0_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG2_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_HDR_LOG3_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT                      0x24000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR1_CNTL_DEFAULT                             0x00000020
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR2_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR3_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR4_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR5_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_BAR6_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT               0x25000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_DATA_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_PWR_BUDGET_CAP_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT                      0x27000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_STATUS_DEFAULT                            0x00000100
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_SECONDARY_ENH_CAP_LIST_DEFAULT                0x2a010019
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LINK_CNTL3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_ERROR_STATUS_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_0_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_1_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_2_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_3_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT             0x00007f00
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#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ACS_CNTL_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_ADDR1_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_RCV1_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_MC_BLOCK_ALL1_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_1_PCIE_ARI_CNTL_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_1_LINK_STATUS_16GT_DEFAULT                           0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF1_1_DEVICE_STATUS2_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_1_MSIX_TABLE_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_MSIX_PBA_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT          0x11000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PORT_VC_STATUS_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_VC1_RESOURCE_STATUS_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_CORR_ERR_MASK_DEFAULT                         0x00006000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG2_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_HDR_LOG3_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR2_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR3_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR4_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR5_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_BAR6_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT               0x25000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_DATA_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PWR_BUDGET_CAP_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT                      0x27000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_STATUS_DEFAULT                            0x00000100
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT              0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_ERROR_STATUS_DEFAULT                     0x00000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_4_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_5_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_6_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_7_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_8_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_9_EQUALIZATION_CNTL_DEFAULT              0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_10_EQUALIZATION_CNTL_DEFAULT             0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_11_EQUALIZATION_CNTL_DEFAULT             0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_12_EQUALIZATION_CNTL_DEFAULT             0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_13_EQUALIZATION_CNTL_DEFAULT             0x00007f00
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LANE_14_EQUALIZATION_CNTL_DEFAULT             0x00007f00
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT                      0x2b000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ACS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                      0x2c000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ATS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_ENH_CAP_LIST_DEFAULT                 0x2d000000
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PAGE_REQ_STATUS_DEFAULT                       0x00000100
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#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_OUTSTAND_PAGE_REQ_ALLOC_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT                    0x2f000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CAP_DEFAULT                             0x00001000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_PASID_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ENH_CAP_LIST_DEFAULT                       0x32000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CAP_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_CNTL_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR0_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_ADDR1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV0_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_RCV1_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_ALL1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_0_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_MC_BLOCK_UNTRANSLATED_1_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_ENH_CAP_LIST_DEFAULT                      0x32800000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_LTR_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                      0x33000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_ARI_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_ENH_CAP_LIST_DEFAULT                    0x37000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_CONTROL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_INITIAL_VFS_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_TOTAL_VFS_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_NUM_VFS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FUNC_DEP_LINK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_FIRST_VF_OFFSET_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_STRIDE_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_VF_DEVICE_ID_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF1_1_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_DEFAULT             0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF2_1_DEVICE_STATUS2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_LINK_CAP2_DEFAULT                                  0x0000001e
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#define cfgBIF_CFG_DEV0_EPF2_1_MSI_MASK_64_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_MSI_PENDING_64_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_MSIX_CAP_LIST_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_SATA_CAP_1_DEFAULT                                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ACS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT                    0x2f000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_PASID_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                      0x33000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_ARI_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                 0x40000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_REQR_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_0_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_1_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_3_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_4_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_10_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_11_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_12_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_13_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_14_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_15_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_16_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_17_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_18_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_19_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_20_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_21_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_23_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_24_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_25_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_26_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_27_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_28_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_29_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_30_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_31_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_32_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_34_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_35_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_36_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_37_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_38_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_39_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_40_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_41_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_45_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_46_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_47_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_48_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_50_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_51_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF2_1_PCIE_TPH_ST_TABLE_53_DEFAULT                       0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_ID_DEFAULT                                  0x00001002
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#define cfgBIF_CFG_DEV0_EPF3_1_STATUS_DEFAULT                                     0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_REVISION_ID_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PROG_INTERFACE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_3_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF3_1_BASE_ADDR_6_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_CARDBUS_CIS_PTR_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_DEFAULT                                 0x73141002
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#define cfgBIF_CFG_DEV0_EPF3_1_CAP_PTR_DEFAULT                                    0x00000048
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#define cfgBIF_CFG_DEV0_EPF3_1_INTERRUPT_PIN_DEFAULT                              0x00000004
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#define cfgBIF_CFG_DEV0_EPF3_1_MAX_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_VENDOR_CAP_LIST_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_ADAPTER_ID_W_DEFAULT                               0x73141002
#define cfgBIF_CFG_DEV0_EPF3_1_PMI_CAP_LIST_DEFAULT                               0x00006400
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#define cfgBIF_CFG_DEV0_EPF3_1_PMI_STATUS_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_SBRN_DEFAULT                                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_FLADJ_DEFAULT                                      0x00000020
#define cfgBIF_CFG_DEV0_EPF3_1_DBESL_DBESLD_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP_LIST_DEFAULT                              0x0000a000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CAP_DEFAULT                                   0x00000002
#define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP_DEFAULT                                 0x00000f81
#define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL_DEFAULT                                0x00002810
#define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP_DEFAULT                                   0x00000d04
#define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS_DEFAULT                                0x00000001
#define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CAP2_DEFAULT                                0x00010000
#define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_CNTL2_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_DEVICE_STATUS2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_LINK_CAP2_DEFAULT                                  0x0000001e
#define cfgBIF_CFG_DEV0_EPF3_1_LINK_CNTL2_DEFAULT                                 0x00000004
#define cfgBIF_CFG_DEV0_EPF3_1_LINK_STATUS2_DEFAULT                               0x00000001
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_CAP_LIST_DEFAULT                               0x0000c000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_CNTL_DEFAULT                               0x00000082
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_LO_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_ADDR_HI_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MSG_DATA_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_MASK_64_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSI_PENDING_64_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSIX_CAP_LIST_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSIX_MSG_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSIX_TABLE_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_MSIX_PBA_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_SATA_CAP_0_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_SATA_CAP_1_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_SATA_IDP_INDEX_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_SATA_IDP_DATA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT          0x11000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                      0x00000000
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#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT                   0x00440010
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#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_CORR_ERR_MASK_DEFAULT                         0x00006000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                      0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG0_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG1_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG2_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_HDR_LOG3_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR_ENH_CAP_LIST_DEFAULT                      0x24000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR1_CNTL_DEFAULT                             0x00000020
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR2_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR3_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR4_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR5_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CAP_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_BAR6_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_ENH_CAP_LIST_DEFAULT               0x25000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_SELECT_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_DATA_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PWR_BUDGET_CAP_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_ENH_CAP_LIST_DEFAULT                      0x27000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_LATENCY_INDICATOR_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_STATUS_DEFAULT                            0x00000100
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_ENH_CAP_LIST_DEFAULT                      0x2b000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ACS_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_ENH_CAP_LIST_DEFAULT                    0x2f000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CAP_DEFAULT                             0x00001000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_PASID_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                      0x33000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CAP_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_ARI_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_ENH_CAP_LIST_DEFAULT                 0x40000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_REQR_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_0_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_1_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_3_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_4_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_5_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_6_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_7_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_8_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_9_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_10_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_11_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_12_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_13_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_14_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_15_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_16_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_17_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_18_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_19_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_20_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_21_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_22_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_23_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_24_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_25_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_26_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_28_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_29_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_30_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_31_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_32_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_33_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_34_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_35_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_36_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_37_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_38_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_39_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_40_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_41_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_42_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_43_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_44_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_45_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_46_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_47_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_48_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_49_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_50_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_51_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_52_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_53_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_54_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_55_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_56_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_57_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_58_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_59_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_60_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_61_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_62_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF3_1_PCIE_TPH_ST_TABLE_63_DEFAULT                       0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf0_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF0_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF0_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf1_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_ID_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_CACHE_LINE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF1_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf2_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_CLASS_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MIN_GRANT_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_CNTL_DEFAULT                           0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF2_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf3_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_VENDOR_ID_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_1_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF3_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf4_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_VENDOR_ID_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_REVISION_ID_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CAP_DEFAULT                               0x00000002
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_LINK_CNTL2_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_MSIX_TABLE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF4_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf5_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_COMMAND_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_SUB_CLASS_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_BIST_DEFAULT                                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_INTERRUPT_PIN_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_DEVICE_STATUS2_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSI_PENDING_64_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_MSIX_PBA_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF5_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf6_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_CACHE_LINE_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF6_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_5_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_BASE_ADDR_6_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_ADAPTER_ID_DEFAULT                             0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF6_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MAX_LATENCY_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP_LIST_DEFAULT                          0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_CNTL_DEFAULT                           0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_LO_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_ADDR_HI_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT          0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_MASK_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_STATUS_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF6_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf7_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_ID_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_PROG_INTERFACE_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_CACHE_LINE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_LATENCY_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_4_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_BASE_ADDR_5_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_ADAPTER_ID_DEFAULT                             0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_ROM_BASE_ADDR_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_INTERRUPT_LINE_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_LINK_CNTL2_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_MASK_64_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF7_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF7_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf8_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_BASE_ADDR_4_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_ADAPTER_ID_DEFAULT                             0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_CAP_PTR_DEFAULT                                0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_LINE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_INTERRUPT_PIN_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MIN_GRANT_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MAX_LATENCY_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_LINK_STATUS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_DEVICE_STATUS2_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF8_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf9_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_VENDOR_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_ID_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_COMMAND_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_STATUS_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_REVISION_ID_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PROG_INTERFACE_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_SUB_CLASS_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_CLASS_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_HEADER_DEFAULT                                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_BIST_DEFAULT                                   0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_1_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_3_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_BASE_ADDR_4_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_CARDBUS_CIS_PTR_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_ADAPTER_ID_DEFAULT                             0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_CAP_PTR_DEFAULT                                0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CAP_DEFAULT                               0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP_DEFAULT                               0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CAP2_DEFAULT                            0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_CNTL2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_DEVICE_STATUS2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CAP2_DEFAULT                              0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_CNTL2_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_LINK_STATUS2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_CAP_LIST_DEFAULT                           0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MSG_DATA_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_MASK_64_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSI_PENDING_64_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_CAP_LIST_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_MSG_CNTL_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_TABLE_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_MSIX_PBA_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT      0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_CORR_ERR_MASK_DEFAULT                     0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG0_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG1_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_HDR_LOG3_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                   0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                  0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_CAP_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ATS_CNTL_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF9_1_PCIE_ARI_CNTL_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf10_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_INTERRUPT_LINE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_DEVICE_STATUS_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF10_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF10_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf11_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_MAX_LATENCY_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CAP_DEFAULT                              0x00000002
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_LINK_STATUS2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF11_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf12_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_HEADER_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_BASE_ADDR_3_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CAP_DEFAULT                              0x00000002
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_MSIX_TABLE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF12_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf13_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_BIST_DEFAULT                                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_LINK_CNTL2_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF13_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf14_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
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#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF14_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf15_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF15_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_CACHE_LINE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF15_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf16_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_LINK_STATUS2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF16_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf17_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF17_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf18_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_1_BIST_DEFAULT                                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF18_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf19_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_SUB_CLASS_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_STATUS_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_LINK_STATUS2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF19_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf20_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PROG_INTERFACE_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_HEADER_DEFAULT                                0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_BASE_ADDR_5_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF20_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf21_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF21_1_VENDOR_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF21_1_MSI_PENDING_64_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf22_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF22_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF22_1_INTERRUPT_PIN_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_1_MSI_PENDING_64_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF22_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf23_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF23_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf24_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_COMMAND_DEFAULT                               0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_CACHE_LINE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_BASE_ADDR_6_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF24_1_MAX_LATENCY_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF24_1_MSI_PENDING_64_DEFAULT                        0x00000000
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// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf25_bifcfgdecp
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_STATUS_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_LINK_STATUS2_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF25_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf26_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_CACHE_LINE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF26_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF26_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MIN_GRANT_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF26_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf27_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_CACHE_LINE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_LATENCY_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_BASE_ADDR_6_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MAX_LATENCY_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF27_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf28_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_ADAPTER_ID_DEFAULT                            0x73101002
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_ROM_BASE_ADDR_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_CAP_PTR_DEFAULT                               0x00000048
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_INTERRUPT_LINE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_INTERRUPT_PIN_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MIN_GRANT_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MAX_LATENCY_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CAP_LIST_DEFAULT                         0x0000a000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_CNTL_DEFAULT                          0x00000082
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_ADDR_LO_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF28_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf29_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_ID_DEFAULT                             0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_CLASS_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BIST_DEFAULT                                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_1_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_2_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_4_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_5_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_ADAPTER_ID_DEFAULT                            0x73101002
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_INTERRUPT_PIN_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CAP_DEFAULT                              0x00000002
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CAP_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CNTL_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_STATUS_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_STATUS_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_DEVICE_STATUS2_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CAP2_DEFAULT                             0x0000001e
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_CNTL2_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_LINK_STATUS2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_CAP_LIST_DEFAULT                          0x0000c000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_MSIX_PBA_DEFAULT                              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF29_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_vf30_bifcfgdecp
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_VENDOR_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_ID_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_COMMAND_DEFAULT                               0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_STATUS_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_REVISION_ID_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PROG_INTERFACE_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_SUB_CLASS_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_CLASS_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_CACHE_LINE_DEFAULT                            0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_HEADER_DEFAULT                                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_BIST_DEFAULT                                  0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_3_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_4_DEFAULT                           0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_BASE_ADDR_6_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_CARDBUS_CIS_PTR_DEFAULT                       0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_CAP_PTR_DEFAULT                               0x00000048
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_INTERRUPT_PIN_DEFAULT                         0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_STATUS_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CAP_DEFAULT                              0x00000d04
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_CNTL_DEFAULT                             0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_LINK_STATUS_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CAP2_DEFAULT                           0x00010000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_CNTL2_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_DEVICE_STATUS2_DEFAULT                        0x00000000
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#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_ADDR_HI_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_DATA_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MASK_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MSG_DATA_64_DEFAULT                       0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_MASK_64_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_PENDING_DEFAULT                           0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSI_PENDING_64_DEFAULT                        0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_CAP_LIST_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_MSG_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_TABLE_DEFAULT                            0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_MSIX_PBA_DEFAULT                              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_DEFAULT     0x11000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC_HDR_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC1_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_VENDOR_SPECIFIC2_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_DEFAULT         0x20020000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_STATUS_DEFAULT                0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_MASK_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_UNCORR_ERR_SEVERITY_DEFAULT              0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CORR_ERR_STATUS_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_CORR_ERR_MASK_DEFAULT                    0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ADV_ERR_CAP_CNTL_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG0_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG1_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG2_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_HDR_LOG3_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG0_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG1_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG2_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_TLP_PREFIX_LOG3_DEFAULT                  0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_ENH_CAP_LIST_DEFAULT                 0x2c000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ATS_CNTL_DEFAULT                         0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_ENH_CAP_LIST_DEFAULT                 0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_CAP_DEFAULT                          0x00000000
#define cfgBIF_CFG_DEV0_EPF0_VF30_1_PCIE_ARI_CNTL_DEFAULT                         0x00000000


// addressBlock: nbio_nbif0_rcc_shadow_reg_shadowdec
#define cfgSHADOW_COMMAND_DEFAULT                                                 0x00000000
#define cfgSHADOW_BASE_ADDR_1_DEFAULT                                             0x00000000
#define cfgSHADOW_BASE_ADDR_2_DEFAULT                                             0x00000000
#define cfgSHADOW_SUB_BUS_NUMBER_LATENCY_DEFAULT                                  0x00000000
#define cfgSHADOW_IO_BASE_LIMIT_DEFAULT                                           0x00000000
#define cfgSHADOW_MEM_BASE_LIMIT_DEFAULT                                          0x00000000
#define cfgSHADOW_PREF_BASE_LIMIT_DEFAULT                                         0x00000000
#define cfgSHADOW_PREF_BASE_UPPER_DEFAULT                                         0x00000000
#define cfgSHADOW_PREF_LIMIT_UPPER_DEFAULT                                        0x00000000
#define cfgSHADOW_IO_BASE_LIMIT_HI_DEFAULT                                        0x00000000
#define cfgSHADOW_IRQ_BRIDGE_CNTL_DEFAULT                                         0x00000000
#define cfgSUC_INDEX_DEFAULT                                                      0x00000000
#define cfgSUC_DATA_DEFAULT                                                       0x00000000


// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
#define cfgBIF_BX_PF1_MM_INDEX_DEFAULT                                            0x00000000
#define cfgBIF_BX_PF1_MM_DATA_DEFAULT                                             0x00000000
#define cfgBIF_BX_PF1_MM_INDEX_HI_DEFAULT                                         0x00000000


// addressBlock: nbio_nbif0_bif_bx_SYSDEC
#define cfgSYSHUB_INDEX_OVLP_DEFAULT                                              0x00000000
#define cfgSYSHUB_DATA_OVLP_DEFAULT                                               0x00000000
#define cfgPCIE_INDEX_DEFAULT                                                     0x00000000
#define cfgPCIE_DATA_DEFAULT                                                      0x00000000
#define cfgPCIE_INDEX2_DEFAULT                                                    0x00000000
#define cfgPCIE_DATA2_DEFAULT                                                     0x00000000
#define cfgSBIOS_SCRATCH_0_DEFAULT                                                0x00000000
#define cfgSBIOS_SCRATCH_1_DEFAULT                                                0x00000000
#define cfgSBIOS_SCRATCH_2_DEFAULT                                                0x00000000
#define cfgSBIOS_SCRATCH_3_DEFAULT                                                0x00000000
#define cfgBIOS_SCRATCH_0_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_1_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_2_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_3_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_4_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_5_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_6_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_7_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_8_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_9_DEFAULT                                                 0x00000000
#define cfgBIOS_SCRATCH_10_DEFAULT                                                0x00000000
#define cfgBIOS_SCRATCH_11_DEFAULT                                                0x00000000
#define cfgBIOS_SCRATCH_12_DEFAULT                                                0x00000000
#define cfgBIOS_SCRATCH_13_DEFAULT                                                0x00000000
#define cfgBIOS_SCRATCH_14_DEFAULT                                                0x00000000
#define cfgBIOS_SCRATCH_15_DEFAULT                                                0x00000000
#define cfgBIF_RLC_INTR_CNTL_DEFAULT                                              0x00000000
#define cfgBIF_VCE_INTR_CNTL_DEFAULT                                              0x00000000
#define cfgBIF_UVD_INTR_CNTL_DEFAULT                                              0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR0_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR0_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR1_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR1_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR2_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR2_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR3_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR3_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR4_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR4_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR5_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR5_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR6_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR6_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_ADDR7_DEFAULT                                          0x00000000
#define cfgGFX_MMIOREG_CAM_REMAP_ADDR7_DEFAULT                                    0x00000000
#define cfgGFX_MMIOREG_CAM_CNTL_DEFAULT                                           0x00000000
#define cfgGFX_MMIOREG_CAM_ZERO_CPL_DEFAULT                                       0x00000000
#define cfgGFX_MMIOREG_CAM_ONE_CPL_DEFAULT                                        0x00000000
#define cfgGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_DEFAULT                               0x00000000


// addressBlock: nbio_nbif0_syshub_mmreg_syshubdec
#define cfgSYSHUB_INDEX_DEFAULT                                                   0x00000000
#define cfgSYSHUB_DATA_DEFAULT                                                    0x00000000


// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1
#define cfgRCC_BIF_STRAP0_DEFAULT                                                 0x00040a00
#define cfgRCC_BIF_STRAP1_DEFAULT                                                 0x00400108
#define cfgRCC_BIF_STRAP2_DEFAULT                                                 0x000a0079
#define cfgRCC_BIF_STRAP3_DEFAULT                                                 0x00000000
#define cfgRCC_BIF_STRAP4_DEFAULT                                                 0x00100010
#define cfgRCC_BIF_STRAP5_DEFAULT                                                 0x31130010
#define cfgRCC_BIF_STRAP6_DEFAULT                                                 0x00000000
#define cfgRCC_DEV0_PORT_STRAP0_DEFAULT                                           0x54228f20
#define cfgRCC_DEV0_PORT_STRAP1_DEFAULT                                           0x10221479
#define cfgRCC_DEV0_PORT_STRAP2_DEFAULT                                           0x1c6fe009
#define cfgRCC_DEV0_PORT_STRAP3_DEFAULT                                           0x5ffff849
#define cfgRCC_DEV0_PORT_STRAP4_DEFAULT                                           0x00000000
#define cfgRCC_DEV0_PORT_STRAP5_DEFAULT                                           0xaf800000
#define cfgRCC_DEV0_PORT_STRAP6_DEFAULT                                           0x0000ff02
#define cfgRCC_DEV0_PORT_STRAP7_DEFAULT                                           0x00000000
#define cfgRCC_DEV0_PORT_STRAP8_DEFAULT                                           0x00000000
#define cfgRCC_DEV0_PORT_STRAP9_DEFAULT                                           0x00000000
#define cfgRCC_DEV0_EPF0_STRAP0_DEFAULT                                           0x30007310
#define cfgRCC_DEV0_EPF0_STRAP1_DEFAULT                                           0x05530000
#define cfgRCC_DEV0_EPF0_STRAP13_DEFAULT                                          0x00000000
#define cfgRCC_DEV0_EPF0_STRAP2_DEFAULT                                           0x02002000
#define cfgRCC_DEV0_EPF0_STRAP3_DEFAULT                                           0x08b5cc41
#define cfgRCC_DEV0_EPF0_STRAP4_DEFAULT                                           0x1f000000
#define cfgRCC_DEV0_EPF0_STRAP5_DEFAULT                                           0x00001002
#define cfgRCC_DEV0_EPF0_STRAP8_DEFAULT                                           0xcb026001
#define cfgRCC_DEV0_EPF0_STRAP9_DEFAULT                                           0x00000100
#define cfgRCC_DEV0_EPF1_STRAP0_DEFAULT                                           0x3000ab38
#define cfgRCC_DEV0_EPF1_STRAP10_DEFAULT                                          0x00000000
#define cfgRCC_DEV0_EPF1_STRAP11_DEFAULT                                          0x00000000
#define cfgRCC_DEV0_EPF1_STRAP12_DEFAULT                                          0x00000000
#define cfgRCC_DEV0_EPF1_STRAP13_DEFAULT                                          0x00000000
#define cfgRCC_DEV0_EPF1_STRAP2_DEFAULT                                           0x00002000
#define cfgRCC_DEV0_EPF1_STRAP3_DEFAULT                                           0x0806ace1
#define cfgRCC_DEV0_EPF1_STRAP4_DEFAULT                                           0x2f000000
#define cfgRCC_DEV0_EPF1_STRAP5_DEFAULT                                           0x00001002
#define cfgRCC_DEV0_EPF1_STRAP6_DEFAULT                                           0x00000000
#define cfgRCC_DEV0_EPF1_STRAP7_DEFAULT                                           0x00000000


// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
#define cfgEP_PCIE_SCRATCH_DEFAULT                                                0x00000000
#define cfgEP_PCIE_CNTL_DEFAULT                                                   0x00000000
#define cfgEP_PCIE_INT_CNTL_DEFAULT                                               0x00000000
#define cfgEP_PCIE_INT_STATUS_DEFAULT                                             0x00000000
#define cfgEP_PCIE_RX_CNTL2_DEFAULT                                               0x00000000
#define cfgEP_PCIE_BUS_CNTL_DEFAULT                                               0x00000080
#define cfgEP_PCIE_CFG_CNTL_DEFAULT                                               0x00000000
#define cfgEP_PCIE_TX_LTR_CNTL_DEFAULT                                            0x00007468
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                               0x000000fa
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                               0x000000c8
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                               0x00000096
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                               0x00000064
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                               0x0000004b
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                               0x00000032
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                               0x00000019
#define cfgPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                               0x0000000a
#define cfgEP_PCIE_STRAP_MISC_DEFAULT                                             0x00000000
#define cfgEP_PCIE_STRAP_MISC2_DEFAULT                                            0x00000000
#define cfgEP_PCIE_F0_DPA_CAP_DEFAULT                                             0x190a1000
#define cfgEP_PCIE_F0_DPA_LATENCY_INDICATOR_DEFAULT                               0x000000f0
#define cfgEP_PCIE_F0_DPA_CNTL_DEFAULT                                            0x00000100
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_DEFAULT                               0x000000fa
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_DEFAULT                               0x000000c8
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_DEFAULT                               0x00000096
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_DEFAULT                               0x00000064
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_DEFAULT                               0x0000004b
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_DEFAULT                               0x00000032
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_DEFAULT                               0x00000019
#define cfgPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_DEFAULT                               0x0000000a
#define cfgEP_PCIE_PME_CONTROL_DEFAULT                                            0x00000000
#define cfgEP_PCIEP_RESERVED_DEFAULT                                              0x00000000
#define cfgEP_PCIE_TX_CNTL_DEFAULT                                                0x00000000
#define cfgEP_PCIE_TX_REQUESTER_ID_DEFAULT                                        0x00000000
#define cfgEP_PCIE_ERR_CNTL_DEFAULT                                               0x00000500
#define cfgEP_PCIE_RX_CNTL_DEFAULT                                                0x01000000
#define cfgEP_PCIE_LC_SPEED_CNTL_DEFAULT                                          0x00000000


// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
#define cfgDN_PCIE_RESERVED_DEFAULT                                               0x00000000
#define cfgDN_PCIE_SCRATCH_DEFAULT                                                0x00000000
#define cfgDN_PCIE_CNTL_DEFAULT                                                   0x00000000
#define cfgDN_PCIE_CONFIG_CNTL_DEFAULT                                            0x00000000
#define cfgDN_PCIE_RX_CNTL2_DEFAULT                                               0x00000000
#define cfgDN_PCIE_BUS_CNTL_DEFAULT                                               0x00000080
#define cfgDN_PCIE_CFG_CNTL_DEFAULT                                               0x00000000
#define cfgDN_PCIE_STRAP_F0_DEFAULT                                               0x00000001
#define cfgDN_PCIE_STRAP_MISC_DEFAULT                                             0x00000000
#define cfgDN_PCIE_STRAP_MISC2_DEFAULT                                            0x00000000


// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
#define cfgPCIE_ERR_CNTL_DEFAULT                                                  0x00000500
#define cfgPCIE_RX_CNTL_DEFAULT                                                   0x00000000
#define cfgPCIE_LC_SPEED_CNTL_DEFAULT                                             0x00000000
#define cfgPCIE_LC_CNTL2_DEFAULT                                                  0x00000000
#define cfgPCIEP_STRAP_MISC_DEFAULT                                               0x00000000
#define cfgLTR_MSG_INFO_FROM_EP_DEFAULT                                           0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975]
#define cfgRCC_DEV0_EPF0_RCC_ERR_LOG_DEFAULT                                      0x00000000
#define cfgRCC_DEV0_EPF0_RCC_DOORBELL_APER_EN_DEFAULT                             0x00000000
#define cfgRCC_DEV0_EPF0_RCC_CONFIG_MEMSIZE_DEFAULT                               0x00000000
#define cfgRCC_DEV0_EPF0_RCC_CONFIG_RESERVED_DEFAULT                              0x00000000
#define cfgRCC_DEV0_EPF0_RCC_IOV_FUNC_IDENTIFIER_DEFAULT                          0x00000000


// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1
#define cfgRCC_ERR_INT_CNTL_DEFAULT                                               0x00000000
#define cfgRCC_BACO_CNTL_MISC_DEFAULT                                             0x00000000
#define cfgRCC_RESET_EN_DEFAULT                                                   0x00008000
#define cfgRCC_VDM_SUPPORT_DEFAULT                                                0x00000000
#define cfgRCC_MARGIN_PARAM_CNTL0_DEFAULT                                         0x0a80a0df
#define cfgRCC_MARGIN_PARAM_CNTL1_DEFAULT                                         0x0000f000
#define cfgRCC_GPUIOV_REGION_DEFAULT                                              0x00000000
#define cfgRCC_PEER_REG_RANGE0_DEFAULT                                            0xffff0000
#define cfgRCC_PEER_REG_RANGE1_DEFAULT                                            0xffff0000
#define cfgRCC_BUS_CNTL_DEFAULT                                                   0x00000000
#define cfgRCC_CONFIG_CNTL_DEFAULT                                                0x00000000
#define cfgRCC_CONFIG_F0_BASE_DEFAULT                                             0x00000000
#define cfgRCC_CONFIG_APER_SIZE_DEFAULT                                           0x00000000
#define cfgRCC_CONFIG_REG_APER_SIZE_DEFAULT                                       0x00000000
#define cfgRCC_XDMA_LO_DEFAULT                                                    0x00000000
#define cfgRCC_XDMA_HI_DEFAULT                                                    0x00000000
#define cfgRCC_FEATURES_CONTROL_MISC_DEFAULT                                      0x00000000
#define cfgRCC_BUSNUM_CNTL1_DEFAULT                                               0x00000000
#define cfgRCC_BUSNUM_LIST0_DEFAULT                                               0x00000000
#define cfgRCC_BUSNUM_LIST1_DEFAULT                                               0x00000000
#define cfgRCC_BUSNUM_CNTL2_DEFAULT                                               0x00000000
#define cfgRCC_CAPTURE_HOST_BUSNUM_DEFAULT                                        0x00000000
#define cfgRCC_HOST_BUSNUM_DEFAULT                                                0x00000000
#define cfgRCC_PEER0_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define cfgRCC_PEER0_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define cfgRCC_PEER1_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define cfgRCC_PEER1_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define cfgRCC_PEER2_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define cfgRCC_PEER2_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define cfgRCC_PEER3_FB_OFFSET_HI_DEFAULT                                         0x00000000
#define cfgRCC_PEER3_FB_OFFSET_LO_DEFAULT                                         0x00000000
#define cfgRCC_DEVFUNCNUM_LIST0_DEFAULT                                           0x00000000
#define cfgRCC_DEVFUNCNUM_LIST1_DEFAULT                                           0x00000000
#define cfgRCC_DEV0_LINK_CNTL_DEFAULT                                             0x00000000
#define cfgRCC_CMN_LINK_CNTL_DEFAULT                                              0x00400000
#define cfgRCC_EP_REQUESTERID_RESTORE_DEFAULT                                     0x00000000
#define cfgRCC_LTR_LSWITCH_CNTL_DEFAULT                                           0x00000000
#define cfgRCC_MH_ARB_CNTL_DEFAULT                                                0x00000000


// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
#define cfgCC_BIF_BX_STRAP0_DEFAULT                                               0x00000000
#define cfgCC_BIF_BX_PINSTRAP0_DEFAULT                                            0x00000000
#define cfgBIF_MM_INDACCESS_CNTL_DEFAULT                                          0x00000000
#define cfgBUS_CNTL_DEFAULT                                                       0x00000000
#define cfgBIF_SCRATCH0_DEFAULT                                                   0x00000000
#define cfgBIF_SCRATCH1_DEFAULT                                                   0x00000000
#define cfgBX_RESET_EN_DEFAULT                                                    0x00010000
#define cfgMM_CFGREGS_CNTL_DEFAULT                                                0x00000000
#define cfgBX_RESET_CNTL_DEFAULT                                                  0x00000000
#define cfgINTERRUPT_CNTL_DEFAULT                                                 0x00000000
#define cfgINTERRUPT_CNTL2_DEFAULT                                                0x00000000
#define cfgCLKREQB_PAD_CNTL_DEFAULT                                               0x000008e0
#define cfgBIF_FEATURES_CONTROL_MISC_DEFAULT                                      0x00800000
#define cfgBIF_DOORBELL_CNTL_DEFAULT                                              0x00000000
#define cfgBIF_DOORBELL_INT_CNTL_DEFAULT                                          0x00000000
#define cfgBIF_FB_EN_DEFAULT                                                      0x00000000
#define cfgBIF_INTR_CNTL_DEFAULT                                                  0x00000000
#define cfgBIF_MST_TRANS_PENDING_VF_DEFAULT                                       0x00000000
#define cfgBIF_SLV_TRANS_PENDING_VF_DEFAULT                                       0x00000000
#define cfgBACO_CNTL_DEFAULT                                                      0x00000000
#define cfgBIF_BACO_EXIT_TIME0_DEFAULT                                            0x00000100
#define cfgBIF_BACO_EXIT_TIMER1_DEFAULT                                           0x1c000200
#define cfgBIF_BACO_EXIT_TIMER2_DEFAULT                                           0x00000300
#define cfgBIF_BACO_EXIT_TIMER3_DEFAULT                                           0x00000500
#define cfgBIF_BACO_EXIT_TIMER4_DEFAULT                                           0x00000400
#define cfgMEM_TYPE_CNTL_DEFAULT                                                  0x00000000
#define cfgNBIF_GFX_ADDR_LUT_CNTL_DEFAULT                                         0x00000000
#define cfgNBIF_GFX_ADDR_LUT_0_DEFAULT                                            0x00000000
#define cfgNBIF_GFX_ADDR_LUT_1_DEFAULT                                            0x00000001
#define cfgNBIF_GFX_ADDR_LUT_2_DEFAULT                                            0x00000002
#define cfgNBIF_GFX_ADDR_LUT_3_DEFAULT                                            0x00000003
#define cfgNBIF_GFX_ADDR_LUT_4_DEFAULT                                            0x00000004
#define cfgNBIF_GFX_ADDR_LUT_5_DEFAULT                                            0x00000005
#define cfgNBIF_GFX_ADDR_LUT_6_DEFAULT                                            0x00000006
#define cfgNBIF_GFX_ADDR_LUT_7_DEFAULT                                            0x00000007
#define cfgNBIF_GFX_ADDR_LUT_8_DEFAULT                                            0x00000008
#define cfgNBIF_GFX_ADDR_LUT_9_DEFAULT                                            0x00000009
#define cfgNBIF_GFX_ADDR_LUT_10_DEFAULT                                           0x0000000a
#define cfgNBIF_GFX_ADDR_LUT_11_DEFAULT                                           0x0000000b
#define cfgNBIF_GFX_ADDR_LUT_12_DEFAULT                                           0x0000000c
#define cfgNBIF_GFX_ADDR_LUT_13_DEFAULT                                           0x0000000d
#define cfgNBIF_GFX_ADDR_LUT_14_DEFAULT                                           0x0000000e
#define cfgNBIF_GFX_ADDR_LUT_15_DEFAULT                                           0x0000000f
#define cfgREMAP_HDP_MEM_FLUSH_CNTL_DEFAULT                                       0x0000385c
#define cfgREMAP_HDP_REG_FLUSH_CNTL_DEFAULT                                       0x00003858
#define cfgBIF_RB_CNTL_DEFAULT                                                    0x00000000
#define cfgBIF_RB_BASE_DEFAULT                                                    0x00000000
#define cfgBIF_RB_RPTR_DEFAULT                                                    0x00000000
#define cfgBIF_RB_WPTR_DEFAULT                                                    0x00000000
#define cfgBIF_RB_WPTR_ADDR_HI_DEFAULT                                            0x00000000
#define cfgBIF_RB_WPTR_ADDR_LO_DEFAULT                                            0x00000000
#define cfgMAILBOX_INDEX_DEFAULT                                                  0x00000000
#define cfgBIF_MP1_INTR_CTRL_DEFAULT                                              0x00000000
#define cfgBIF_UVD_GPUIOV_CFG_SIZE_DEFAULT                                        0x00000008
#define cfgBIF_VCE_GPUIOV_CFG_SIZE_DEFAULT                                        0x00000008
#define cfgBIF_GFX_SDMA_GPUIOV_CFG_SIZE_DEFAULT                                   0x00000008
#define cfgBIF_PERSTB_PAD_CNTL_DEFAULT                                            0x000000c0
#define cfgBIF_PX_EN_PAD_CNTL_DEFAULT                                             0x00000031
#define cfgBIF_REFPADKIN_PAD_CNTL_DEFAULT                                         0x00000007
#define cfgBIF_CLKREQB_PAD_CNTL_DEFAULT                                           0x00600100
#define cfgBIF_PWRBRK_PAD_CNTL_DEFAULT                                            0x00000071
#define cfgBIF_WAKEB_PAD_CNTL_DEFAULT                                             0x00000031
#define cfgBIF_VAUX_PRESENT_PAD_CNTL_DEFAULT                                      0x0000000d


// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
#define cfgBIF_BX_PF_BIF_BME_STATUS_DEFAULT                                       0x00000000
#define cfgBIF_BX_PF_BIF_ATOMIC_ERR_LOG_DEFAULT                                   0x00000000
#define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_DEFAULT                 0x00000000
#define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_BASE_LOW_DEFAULT                  0x00000000
#define cfgBIF_BX_PF_DOORBELL_SELFRING_GPA_APER_CNTL_DEFAULT                      0x00000100
#define cfgBIF_BX_PF_HDP_REG_COHERENCY_FLUSH_CNTL_DEFAULT                         0x00000000
#define cfgBIF_BX_PF_HDP_MEM_COHERENCY_FLUSH_CNTL_DEFAULT                         0x00000000
#define cfgBIF_BX_PF_GPU_HDP_FLUSH_REQ_DEFAULT                                    0x00000000
#define cfgBIF_BX_PF_GPU_HDP_FLUSH_DONE_DEFAULT                                   0x00000000
#define cfgBIF_BX_PF_BIF_TRANS_PENDING_DEFAULT                                    0x00000000
#define cfgBIF_BX_PF_NBIF_GFX_ADDR_LUT_BYPASS_DEFAULT                             0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW0_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW1_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW2_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_TRN_DW3_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW0_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW1_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW2_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_MSGBUF_RCV_DW3_DEFAULT                               0x00000000
#define cfgBIF_BX_PF_MAILBOX_CONTROL_DEFAULT                                      0x00000000
#define cfgBIF_BX_PF_MAILBOX_INT_CNTL_DEFAULT                                     0x00000000
#define cfgBIF_BX_PF_BIF_VMHV_MAILBOX_DEFAULT                                     0x00000000


// addressBlock: nbio_nbif0_gdc_GDCDEC
#define cfgA2S_CNTL_CL0_DEFAULT                                                   0x02a80540
#define cfgA2S_CNTL_CL1_DEFAULT                                                   0x02a825a0
#define cfgA2S_CNTL3_CL0_DEFAULT                                                  0x00000000
#define cfgA2S_CNTL3_CL1_DEFAULT                                                  0x00000008
#define cfgA2S_CNTL_SW0_DEFAULT                                                   0x04040000
#define cfgA2S_CNTL_SW1_DEFAULT                                                   0x04040200
#define cfgA2S_CNTL_SW2_DEFAULT                                                   0x04040200
#define cfgA2S_CPLBUF_ALLOC_CNTL_DEFAULT                                          0x11100001
#define cfgA2S_TAG_ALLOC_0_DEFAULT                                                0x00000000
#define cfgA2S_TAG_ALLOC_1_DEFAULT                                                0x00000000
#define cfgA2S_MISC_CNTL_DEFAULT                                                  0x0005000b
#define cfgNGDC_SDP_PORT_CTRL_DEFAULT                                             0x0000003f
#define cfgSHUB_REGS_IF_CTL_DEFAULT                                               0x00000000
#define cfgNGDC_MGCG_CTRL_DEFAULT                                                 0x00000100
#define cfgNGDC_RESERVED_0_DEFAULT                                                0x00000000
#define cfgNGDC_RESERVED_1_DEFAULT                                                0x00000000
#define cfgNGDC_SDP_PORT_CTRL_SOCCLK_DEFAULT                                      0x0000003f
#define cfgBIF_SDMA0_DOORBELL_RANGE_DEFAULT                                       0x00000000
#define cfgBIF_SDMA1_DOORBELL_RANGE_DEFAULT                                       0x00000000
#define cfgBIF_IH_DOORBELL_RANGE_DEFAULT                                          0x00000000
#define cfgBIF_MMSCH0_DOORBELL_RANGE_DEFAULT                                      0x00000000
#define cfgBIF_ACV_DOORBELL_RANGE_DEFAULT                                         0x00000000
#define cfgBIF_DOORBELL_FENCE_CNTL_DEFAULT                                        0x00000000
#define cfgS2A_MISC_CNTL_DEFAULT                                                  0x00000000
#define cfgNGDC_PG_MISC_CTRL_DEFAULT                                              0x14006000
#define cfgNGDC_PGMST_CTRL_DEFAULT                                                0x00000000
#define cfgNGDC_PGSLV_CTRL_DEFAULT                                                0x00001084


// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2
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#endif